半導体装置の製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：前田弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-390834
公開番号（公開出願番号）：特開2003-197732
出願日： 2001年12月25日
公開日（公表日）： 2003年07月11日
要約：

【要約】【課題】 CMP工程の後に基板の表面に形成されるスクラッチを低減する。【解決手段】基板100に対してハードマスク102を用いてエッチングを行なって第1のトレンチを形成した後、ハードマスクの上に第1のシリコン酸化膜104を第1のトレンチが埋め込まれるように堆積する。第1のシリコン酸化膜104における第1のトレンチが形成されていない領域に第2のトレンチ105を形成する。第1のシリコン酸化膜104の上に第2のシリコン酸化膜106を堆積して、第2のトレンチ105の側壁上端に丸み部を形成した後、第2のシリコン酸化膜106及び第1のシリコン酸化膜104に対してCMPを行なってハードマスク102を露出させ、その後、ハードマスク102を除去して、第1のトレンチに埋め込まれた第1のシリコン酸化膜104よりなるトレンチアイソレーション108を形成する。

請求項（抜粋）：

基板に対してハードマスクを用いてエッチングを行なって、前記基板に第1のトレンチを形成する工程と、前記ハードマスクの上に絶縁膜を前記第1のトレンチが埋め込まれるように堆積する工程と、前記絶縁膜における前記第1のトレンチが形成されていない領域に第2のトレンチを形成する工程と、前記第2のトレンチの側壁上端に丸み部を形成した後、前記絶縁膜に対してCMP法を行なって前記ハードマスクを露出させる工程と、前記ハードマスクを除去して、前記第1のトレンチに埋め込まれた前記絶縁膜よりなるトレンチアイソレーションを形成する工程とを備えていることを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/76 , H01L 21/304 621 , H01L 21/304 622

FI (3件)：

H01L 21/304 621 D , H01L 21/304 622 X , H01L 21/76 L

Fターム (10件)：

5F032AA35 , 5F032AA44 , 5F032AA45 , 5F032AA77 , 5F032DA04 , 5F032DA21 , 5F032DA23 , 5F032DA24 , 5F032DA33 , 5F032DA53

引用特許：

審査官引用 (1件)

半導体装置の製造方法
公報種別：公開公報出願番号：特願平10-146422 出願人：日本電気株式会社

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