特許

J-GLOBAL ID：200903082632219239

レジスタ更新システム

発明者： 窪田 繁男
出願人/特許権者： コピア株式会社
代理人 (1件)： 半田 昌男
公報種別：公開公報
出願番号（国際出願番号）：特願2001-075935
公開番号（公開出願番号）：特開2002-278829
出願日： 2001年03月16日
公開日（公表日）： 2002年09月27日
要約：

【要約】【課題】 比較的処理速度の遅いCPUを用いた場合でも、システムに仕事を実行させるときに高速な処理を実現できるレジスタ更新システムを提供する。【解決手段】 ASIC20は、TOP ブロック21と、block ブロック22と、Memory controller ブロック23とを有する。各ブロック21,22,23には、固有のアドレスが付与された複数のレジスタが設けられている。SDRAM30には、レジスタのアドレスと当該レジスタに対する設定内容とを含むレジスタ更新情報が格納されている。Memory controller ブロック23は、SDRAM30に格納されているレジスタ更新情報をDMAにより取得する。TOP ブロック21には、その取得されたレジスタ更新情報を格納するレジスタ更新情報バッファが設けられている。TOP ブロック21は、レジスタ更新情報バッファに格納されたレジスタ更新情報に基づいてレジスタの設定を更新する。

請求項（抜粋）：

中央処理装置と、固有のアドレスが与えられている複数のレジスタを有するカスタムICと、前記中央処理装置及び前記カスタムICからアクセスが可能な記憶手段とを備えるレジスタ更新システムであって、前記記憶手段には、レジスタのアドレスと当該レジスタに対する設定内容とを含むレジスタ更新情報が格納されており、前記カスタムICは、前記記憶手段に格納されている前記レジスタ更新情報をDMAにより取得するDMA手段と、前記DMA手段によって取得された前記レジスタ更新情報を格納するレジスタ更新情報バッファと、前記レジスタ更新情報バッファに格納された前記レジスタ更新情報に基づいてレジスタの設定を更新するレジスタ更新手段と、を備えることを特徴とするレジスタ更新システム。

IPC (2件)：

G06F 12/00 595 ,  G06F 12/02 580

FI (2件)：

G06F 12/00 595 ,  G06F 12/02 580 A

Fターム (3件)：

5B060AA20 ,  5B060AB17 ,  5B060AC08