特許

J-GLOBAL ID：200903082677256453

半導体搭載用多層配線板の製造方法

発明者： 磯野 雅司 ,  ▲つる▼ 義之 ,  井上 信治 ,  小宮 良祐 ,  杉山 孝 ,  宮下 伸二郎
出願人/特許権者： 日立化成工業株式会社
代理人 (1件)： 和田 成則
公報種別：公開公報
出願番号（国際出願番号）：特願平6-286838
公開番号（公開出願番号）：特開平8-148602
出願日： 1994年11月21日
公開日（公表日）： 1996年06月07日
要約：

【要約】【目的】 配線板の設計自由度に優れ、かつ効率的に半導体搭載用のキャビティを形成する。【構成】 配線板等を積層編成し、これをプレス加工機で加圧し、加熱硬化して積層一体形成した後、これをドリルでスルーホール孔30をあけ、この孔30の内壁および表面に無電解銅めっき31を施し、その後、外層導体回路を形成するためにエッチングレジスト32を塗布する。続いて、キャビティ21に対応する部分の銅層4をエッチングした後、同じくキャビティ21に対応する部分のニッケル合金層5をエッチングし、外層導体回路を形成するとともに、キャビティ21を形成する。

請求項（抜粋）：

複数の絶縁層と導体回路が形成された複数の基板を積層することによって多層配線板を得る多層配線板の製造方法において、キャビティに対応する第1の開口部を有する少なくとも一つの絶縁層と、上記ャビティに対応する第2の開口部および導体回路が形成された少なくとも一つの基板と、上記第1、第2の開口部を覆うとともに、少なくとも一方の最外側に、銅層/ニッケルあるいはニッケル合金層の2層からなる金属箔層とを備え、これら絶縁層,基板および金属箔層を積層し、加熱硬化して積層一体化する一体化工程と、上記絶縁層,基板および金属箔層を貫通するとともに、少なくとも孔内壁を金属化してスルーホールを形成するスルーホール形成工程と、外層導体回路のエッチングレジストを形成するとともに、上記金属箔層の銅層およびニッケルあるいはニッケル合金層をエッチング処理し、上記第1、第2の開口部に対応する箇所にキャビティを形成するキャビティ形成工程とを含むことを特徴とする半導体搭載用多層配線板の製造方法。

IPC (3件)：

H01L 23/12 ,  H05K 3/42 ,  H05K 3/46

FI (2件)：

H01L 23/12 N ,  H01L 23/12 F