特許

J-GLOBAL ID：200903082746888793

不揮発性メモリを有する半導体装置

発明者： ヴィダーショーフェン フランシスカス ピィ
出願人/特許権者： コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ
代理人 (1件)： 津軽 進 (外1名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-604464
公開番号（公開出願番号）：特表2002-539611
出願日： 2000年02月14日
公開日（公表日）： 2002年11月19日
要約：

【要約】不揮発性メモリにおいて、ワード線(6)は、通常のフィールド酸化又は隣り合うワード線の間の溝による分離部を備えずに、近接して位置する。仮想接地の実施例では、1つのセルの表面積は、実質的に2F2に減少させることができる。Fは、フォトリソグラフィ法にプロセスが限定されたときの最小寸法である。NMOSの実施例では、窒化層(8)がデータを表す電荷を蓄積するために用いられ、1つのセルに2ビットを記憶させることにより、集積密度を均一に2倍にすることができ、1ビットのあたりの面積がF2に減少する。このことは、書込電流に対して読出電流を反転させることにより達成することができる。

請求項（抜粋）：

表面を境界付ける第1の導電型式の表面領域を有し、行列をなして配されるマトリックス状のメモリセルに不揮発性メモリが備えられた半導体基体を有する半導体装置であって、 前記各メモリセルは、ソースと、ドレインと、前記ソースと前記ドレインとの間に位置するチャネル領域と、前記チャネル領域の上に位置するゲートであって、データが電荷の形で記憶される電荷蓄積領域を具備する介在ゲート誘電体により前記チャネル領域から電気的に絶縁されるゲートとを有するMOSトランジスタを有し、前記各列は、前記列の長さに渡って延在し前記列の前記メモリセルのための共通ソース及びドレインを形成する、前記第1の導電型式とは反対の第2の導電型式の2つのゾーンを有し、前記表面は、前記行に平行な方向に関し前記表面に渡って延在する導体トラックの形をとる複数の隣り合うワード線により覆われ、前記各ワード線はメモリセルの行の前記ゲートに結合される半導体装置であって、 2つの隣り合う行内のメモリセルの前記チャネル領域が、前記第1の導電型式の表面領域の介在部分のみによって互いに分離され、これらチャネル領域の間の距離及び関連するワード線の間の距離が、それぞれ前記チャネル領域の幅及び前記ワード線の幅と比較して小さいことを特徴とする半導体装置。

IPC (4件)：

H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434

Fターム (26件)：

5F083EP18 ,  5F083EP22 ,  5F083EP48 ,  5F083EP61 ,  5F083EP77 ,  5F083ER03 ,  5F083ER05 ,  5F083ER06 ,  5F083ER09 ,  5F083GA09 ,  5F083JA04 ,  5F083JA32 ,  5F083KA01 ,  5F083KA05 ,  5F083NA10 ,  5F083ZA21 ,  5F101BA45 ,  5F101BB02 ,  5F101BC01 ,  5F101BC11 ,  5F101BD05 ,  5F101BD32 ,  5F101BD35 ,  5F101BE02 ,  5F101BE05 ,  5F101BF05