特許
J-GLOBAL ID：200903082774527046
DMA制御回路
発明者：
出願人/特許権者：
代理人 (1件)：
渡辺 喜平
公報種別：公開公報
出願番号（国際出願番号）：特願平5-080191
公開番号（公開出願番号）：特開平6-266651
出願日： 1993年03月15日
公開日（公表日）： 1994年09月22日
要約：
【要約】【目的】 DMA動作中であってもCPUをホールド状態とはせず、CPUによる並列的な処理を行なえるようにすることで、コンピュータ装置の性能に柔軟性を持たせ得るDMA制御回路を提供する。【構成】 割込み入力端子12にバス使用許可要求信号が入力されたときに、ラッチ回路4を介してバス使用許可信号を出力するCPU3と、このCPU3にバス使用許可要求信号を送出し、CPU3からのバス使用許可信号を受けたときにDMA処理動作を開始するDMAコントローラ2と、CPU3側のバス8とDMAコントローラ2、メモリ6および周辺装置(入出力装置7)が接続される側のバス9との間に設けられ、CPU3からのバス使用許可信号を受けたときにバス8,9間を分離し、このバス使用許可信号が解除されたときにバス8,9間を接続するバスバッファ5とを有している。
請求項（抜粋）：
CPUから延びるバスに、DMAコントローラと、CPUおよびDMAコントローラの処理対象となるメモリと、DMA処理動作の対象となる周辺装置とが接続され、DMAコントローラによって行なわれるメモリとこの周辺装置の間でのデータ転送を制御するDMA制御回路であって、割込み入力端子にバス使用許可要求信号が入力されたときに、ラッチ手段を介してバス使用許可信号を出力するCPUと、このCPUにバス使用許可要求信号を送出し、CPUからのバス使用許可信号を受けたときにDMA処理動作を開始するDMAコントローラと、CPU側のバスと、DMAコントローラ、上記メモリおよび上記周辺装置が接続される側のバスとの間に設けられ、CPUからのバス使用許可信号を受けたときに、バス間を分離し、このバス使用許可信号が解除されたときに、バス間を接続するバスバッファとを有することを特徴とするDMA制御回路。
引用特許：
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