半導体集積回路のタイミング解析方法

発明者： ,
出願人/特許権者：
代理人 (1件)：早瀬憲一
公報種別：公開公報
出願番号（国際出願番号）：特願2004-087808
公開番号（公開出願番号）：特開2005-275783
出願日： 2004年03月24日
公開日（公表日）： 2005年10月06日
要約：

【課題】レジスタ間のホールドタイム検証において、クロック遅延時間のばらつきをシミュレーションと実デバイスとの統計的な遅延誤差から設計マージンとして設定しているが、クロック遅延が大きくなり、設計マージンや設計工数及びチップサイズが増大するのを解決する。【解決手段】ステップS1において前段及び後段のフリップフロップのクロック入力端子をバックトレースしてクロック信号の分岐点を特定し、ステップS2においてクロック分岐点から後段のフリップフロップのクロック入力端子までの遅延を求め、ステップS3においてその遅延にシミュレーションと実デバイスの統計的な誤差をマージンとして与える。また、セル構造が同じ,電圧降下率や配線占有率の差が小さい場合遅延誤差も小さいため、ステップS5,S6,S8により各セル及び配線の設計マージンを動的に、即ちチップ毎に削減した後、ステップS11によりホールドタイムをチェックする。【選択図】図2

請求項（抜粋）：

静的タイミング解析時のフリップフロップ間のホールドタイミング検証時、クロックのばらつきを考慮して、シミュレーションと実デバイスとの統計的な誤差をクロックの遅延時間に設計マージンとして与えてタイミング解析を行う半導体集積回路のタイミング解析方法において、前段のフリップフロップのクロック入力端子および後段のフリップフロップのクロック入力端子よりそれぞれのクロック信号線路を遡上ってクロック信号の分岐点を検出し、前記分岐点から前記前段および後段のフリップフロップのクロック入力端子に至るまでの各クロック信号線路間で同一構造をもつセルが存在するか否かを検出する第1の検出工程と、該第1の検出工程により同一構造をもつセルが存在する旨が検出された場合に、当該同一構造をもつセルに対し、設計マージンを削減する第1の削除工程とを含む、ことを特徴とする半導体集積回路のタイミング解析方法。

IPC (4件)：

G06F17/50 , H01L21/82 , H01L21/822 , H01L27/04

FI (6件)：

G06F17/50 668S , G06F17/50 668C , G06F17/50 668X , H01L21/82 T , H01L27/04 D , H01L21/82 W

Fターム (15件)：

5B046AA08 , 5B046BA03 , 5B046JA01 , 5F038CD06 , 5F038CD09 , 5F038EZ10 , 5F038EZ20 , 5F064BB05 , 5F064BB19 , 5F064EE08 , 5F064EE20 , 5F064EE47 , 5F064EE54 , 5F064HH06 , 5F064HH09

引用特許：

出願人引用 (1件)

タイミング解析方法
公報種別：公開公報出願番号：特願2001-362335 出願人：川崎マイクロエレクトロニクス株式会社

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