特許
J-GLOBAL ID：200903082824471772
バースト同期回路
発明者：
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出願人/特許権者：
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代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平7-324442
公開番号（公開出願番号）：特開平9-162853
出願日： 1995年12月13日
公開日（公表日）： 1997年06月20日
要約：
【要約】【課題】 バーストデータを伝送する通信装置で使用するバースト同期回路に関し、バーストデータ毎に正しくデータが取り込めるバースト同期回路の提供を図ることを目的とする。【解決手段】 サンプリング手段とエッジ検出手段とデータ選択手段を具備するバースト同期回路において、上記エッジ検出手段に複数のバーストデータを加えて複数回のエッジ検出を行わせると共に、検出した複数バーストデータのエッジの論理和を取り、論理和を取った隣同士のエッジ間隔が最長で、最長間隔の中心に対応する位相を選択する位相選択信号を送出する最適位相選択手段を設けるように構成する。
請求項（抜粋）：
入力したバーストデータを設定した遅延量ずつ遅延させた後、クロックでサンプリングして複数のサンプリングデータを出力するサンプリング手段と、該複数のサンプリングデータの隣同士の論理を取ってエッジを検出するエッジ検出手段と、該複数のサンプリングデータのうち、入力した位相選択信号に対応したサンプリングデータを選択するデータ選択手段を具備するバースト同期回路において、上記エッジ検出手段に複数のバーストデータを加えて複数回のエッジ検出を行わせると共に、検出した複数バーストデータのエッジの論理和を取り、論理和を取った隣同士のエッジ間隔が最長で、最長間隔の中心に対応する位相を選択する位相選択信号を送出する最適位相選択手段を設ける構成にしたことを特徴とするバースト同期回路。
IPC (2件)：
FI (2件)：
H04L 7/02 A
, H03K 5/00 K
