特許
J-GLOBAL ID：200903082829930406
半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-247886
公開番号（公開出願番号）：特開平6-244371
出願日： 1993年10月04日
公開日（公表日）： 1994年09月02日
要約：
【要約】【目的】 サージ印加によるトランジスタのゲート酸化膜破壊を防ぐ。【構成】 トランジスタのドレイン-ゲート間にトランジスタのゲート酸化膜に印加されるサージ電圧を吸収するトランジスタを設ける。例えば負極のサージ(VDD電源端子を基準、接地端子は開放)に対して、1は入出力端子、2はpチャネル保護トランジスタ、3はnチャネル保護トランジスタ、4はpチャネル出力トランジスタ、5はnチャネル出力トランジスタ、6は入力保護抵抗、7、8、9は内部回路の構成において、nチャネル出力トランジスタ5のドレイン、ゲートにソース、ドレイン、接地端子にゲートを接続したnチャネルMOSトランジスタ17を付加する。サージが印加されたときnチャネルMOSトランジスタ17が導通してnチャネル出力トランジスタ5のゲート酸化膜に加わる電圧を吸収するので出力トランジスタゲート酸化膜の静電破壊を防ぐことができる。
請求項（抜粋）：
入出力端子にドレイン、接地端子にソースが接続され、更にp型拡散領域/n型拡散層を介して電源端子にゲートが接続された第1のnチャネルMOSトランジスタにおいて、前記第1のnチャネルMOSトランジスタのドレイン、ゲートにそれぞれソース、ドレイン(又はドレイン、ソース)が接続され、接地端子にゲートが接続された第2のnチャネルMOSトランジスタを備えたことを特徴とする半導体装置。
IPC (4件)：
H01L 27/092
, H01L 27/04
, H01L 29/784
, H01L 23/60
H01L 27/08 321 H
, H01L 29/78 301 K
, H01L 23/56 B
