特許
J-GLOBAL ID：200903082846135830
半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
篠部 正治
公報種別：公開公報
出願番号（国際出願番号）：特願2002-315988
公開番号（公開出願番号）：特開2004-152979
出願日： 2002年10月30日
公開日（公表日）： 2004年05月27日
要約：
【課題】単位面積あたりのオン抵抗を低減した半導体装置を提供する。【解決手段】第1導電型の半導体基板1にトレンチ2を、チャネル幅方向に複数個形成し、このトレンチ2の側面および底面を囲むように第2導電型ドレインドリフト領域3を形成し、トレンチ2の内部を絶縁物4で充填した、横型高耐圧MOSFETにおいて複数個のトレンチの間に第1導電型不純物領域を有するものとする。【選択図】 図3
請求項（抜粋）：
第1導電型の半導体領域の表面部分に形成された第2導電型のソース領域と、
前記半導体領域の、前記ソース領域から離れた表面部分に形成された第2導電型のドレイン領域と、
前記半導体領域の、前記ソース領域とドレイン領域との間で、前記ソース領域から離れた表面から形成されたトレンチと、
前記トレンチ内に充填された絶縁物と、
前記ドレイン領域と接続され前記トレンチの側面および底面を囲んで前記半導体領域に前記ソース領域から離れて形成された第2導電型のドレインドリフト領域と、
前記半導体領域の、前記ソース領域と前記ドレインドリフト領域との間の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース領域に電気的に接続するソース電極と、
前記ドレイン領域に電気的に接続するドレイン電極と、
を具備し、
前記トレンチは、前記ゲート絶縁膜直下に形成されるチャネルの幅方向に複数個形成され、前記トレンチが互いに対向する領域は、前記ドレインドリフト領域/前記半導体領域/前記ドレインドリフト領域の3層からなる箇所を有し、該半導体領域の表面層は前記ドレインドリフト領域が形成されることを特徴とする半導体装置。
IPC (1件)：
FI (1件)：
Fターム (19件)：
5F140AA25
, 5F140AA30
, 5F140AC21
, 5F140BF01
, 5F140BF04
, 5F140BH02
, 5F140BH05
, 5F140BH07
, 5F140BH30
, 5F140BH35
, 5F140BH41
, 5F140BH45
, 5F140BH47
, 5F140BJ25
, 5F140BK13
, 5F140BK14
, 5F140BK21
, 5F140CC08
, 5F140CD09
