特許

J-GLOBAL ID：200903082890756001

スイッチング素子及び半導体集積回路

発明者： 大内 和則
出願人/特許権者： 株式会社東芝
代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願平11-248234
公開番号（公開出願番号）：特開2001-077686
出願日： 1999年09月02日
公開日（公表日）： 2001年03月23日
要約：

【要約】【課題】 リコンフィギュラブルな回路について、実装密度を向上させることを目的とする。【解決手段】 入力端子(N1)から入力された信号を増幅し、出力端子(N2)に出力するバッファ(R)と;入力端子と第1配線(L1)の間に、入力端子と第2配線(L2)の間に、入力端子と第3配線(L3)の間に、入力端子と第4配線(L4)の間に、出力端子と第1配線の間に、出力端子と第2配線の間に、出力端子と第3配線の間に、出力端子と第4配線の間にそれぞれ設けられた第1乃至第8トランジスタ(T1〜T8)と;第1乃至第8トランジスタの導通状態を制御するデータがそれぞれ格納されている第1乃至第8メモリ(M1〜M8)を備えることを特徴とするスイッチング素子。

請求項（抜粋）：

入力端子から入力された信号を増幅し、出力端子に出力するバッファと、第1配線に接続する第1ノードと、第2配線に接続する第2ノードと、第3配線に接続する第3ノードと、第4配線に接続する第4ノードと、前記入力端子と前記第1ノードの間に設けられた第1トランジスタと、前記入力端子と前記第2ノードの間に設けられた第2トランジスタと、前記入力端子と前記第3ノードの間に設けられた第3トランジスタと、前記入力端子と前記第4ノードの間に設けられた第4トランジスタと、前記出力端子と前記第1ノードの間に設けられた第5トランジスタと、前記出力端子と前記第2ノードの間に設けられた第6トランジスタと、前記出力端子と前記第3ノードの間に設けられた第7トランジスタと、前記出力端子と前記第4ノードの間に設けられた第8トランジスタと、前記第1トランジスタの導通状態を制御するデータが格納されている第1メモリと、前記第2トランジスタの導通状態を制御するデータが格納されている第2メモリと、前記第3トランジスタの導通状態を制御するデータが格納されている第3メモリと、前記第4トランジスタの導通状態を制御するデータが格納されている第4メモリと、前記第5トランジスタの導通状態を制御するデータが格納されている第5メモリと、前記第6トランジスタの導通状態を制御するデータが格納されている第6メモリと、前記第7トランジスタの導通状態を制御するデータが格納されている第7メモリと、前記第8トランジスタの導通状態を制御するデータが格納されている第8メモリを備えることを特徴とするスイッチング素子。

IPC (2件)：

H03K 19/177 ,  H01L 21/82

FI (2件)：

H03K 19/177 ,  H01L 21/82 A

Fターム (16件)：

5F064AA08 ,  5F064BB26 ,  5F064BB37 ,  5F064EE12 ,  5F064FF24 ,  5F064FF36 ,  5J042AA10 ,  5J042BA01 ,  5J042BA02 ,  5J042BA04 ,  5J042CA02 ,  5J042CA07 ,  5J042CA08 ,  5J042CA20 ,  5J042CA27 ,  5J042DA01

引用特許：

出願人引用 (4件)

• プログラマブル・アレイ相互接続網
  公報種別：公開公報   出願番号：特願平8-131883   出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション
• 特開平3-091319
  
• 特開平1-321726
  
• 特開平3-132212