特許
J-GLOBAL ID：200903082891969289
WAY別HIT/MISSカウンタおよびそのカウント方法
発明者：
出願人/特許権者：
代理人 (1件)：
金田 暢之 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-017345
公開番号（公開出願番号）：特開2000-215104
出願日： 1999年01月26日
公開日（公表日）： 2000年08月04日
要約：
【要約】【課題】 複数のWAYから構成されるキャッシュメモリにおいて、その使用および動作効率を測定するWAY別HIT/MISSカウンタおよびそのカウント方法を提供する。【解決手段】 複数のWAYから構成されるキャッシュメモリにおいて、キャッシュメモリの使用効率を測定するために各WAYごとに複数存在するキャッシュメモリのTAGアドレスが格納されたTAGアドレスアレイを有し、TAGアドレスアレイのエントリに登録されているアドレスをヒットした回数をカウントするWAY別HITカウンタであって、WAY別HITカウンタは、エントリがヒットされるごとにインクリメントされる第1のカウンタと、第1のカウンタがカウントしたカウント値が格納される第1のRAMと、TAGアドレスアレイの内容が更新されるごとに更新前のTAGアドレスおよびカウント値が登録される第2のRAMと、第2のRAMへの登録アドレスを生成する第2のカウンタと、を具備する。
請求項（抜粋）：
複数のWAYから構成されるキャッシュメモリにおいて、該キャッシュメモリの使用効率を測定するために前記各WAYごとに複数存在する前記キャッシュメモリのTAGアドレスが格納されたTAGアドレスアレイを有し、該TAGアドレスアレイのエントリに登録されているアドレスをヒットした回数をカウントするWAY別HITカウンタであって、前記WAY別HITカウンタは、前記エントリがヒットされるごとにインクリメントされる第1のカウンタと、前記第1のカウンタがカウントしたカウント値が格納される第1のRAMと、前記TAGアドレスアレイの内容が更新されるごとに更新前のTAGアドレスおよびカウント値が登録される第2のRAMと、前記第2のRAMへの登録アドレスを生成する第2のカウンタと、を具備することを特徴とするWAY別HITカウンタ。
IPC (2件)：
FI (3件)：
G06F 12/08 G
, G06F 12/08 S
, G06F 11/34 C
5B005JJ11
, 5B005JJ12
, 5B005MM01
, 5B005MM05
, 5B005NN42
, 5B005VV04
, 5B005VV24
, 5B042GA15
, 5B042MA20
