特許
J-GLOBAL ID：200903082956162604
クロック同期制御検証装置
発明者：
出願人/特許権者：
代理人 (1件)：
木村 高久
公報種別：公開公報
出願番号（国際出願番号）：特願平5-142114
公開番号（公開出願番号）：特開平6-350654
出願日： 1993年06月14日
公開日（公表日）： 1994年12月22日
要約：
【要約】【目的】デジタル変調部が生成したデジタルデータにデジタル的に任意の位相誤差を与え、アナログに変換する必要をなくし、したがってD/A変換器、A/D変換器を必要としないクロック同期制御検証装置の実現をはかる。【構成】符号間干渉を押さえるためのフィルタ(4-1、4-2)をデジタルフィルタで構成し、そのフィルタ係数の組を、インパルス応答上で時間軸に添ってずらした形で、複数組用意して、その中の一組を選択するような係数制御手段(9)を設ける。このように、フィルタのフィルタ係数を選択することで、デジタル信号に位相ずれを任意に与える。
請求項（抜粋）：
符号間干渉を押さえるためのフィルタリング手段と、信号を復調するための検波手段と、前記検波手段の検波出力信号を判定する手段と、前記検波手段の検波出力のアイパタンの位相ずれを検出する手段を備えたデジタルベースバンド信号受信装置のクロック同期制御検証装置において、前記フィルタリング手段をデジタルフィルタで構成し、該デジタルフィルタのフィルタ係数の組を複数用意して、その中の一組を選択する係数制御手段を設け、係数の組を選択させることにより、検証に用いる任意の位相ずれを発生させることを特徴とするクロック同期制御検証装置。
IPC (2件)：
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