特許
J-GLOBAL ID：200903083017976727
ベアチツプLSIの実装構造
発明者：
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出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-266596
公開番号（公開出願番号）：特開平5-114776
出願日： 1991年10月16日
公開日（公表日）： 1993年05月07日
要約：
【要約】【目的】 直接ベアチップLSIを多層構成の回路基板に密封実装するベアチップLSIの実装構造に関し、小形化、高密度実装化及び高放熱化が図れ、EMI対策も講じられるベアチップLSIの実装構造を提供することを目的とする。【構成】 多層構成の回路基板1のベアチップLSI9の搭載部が段付凹部2を成し、底面には内層の広範囲に広がり面を有し、ベアチップLSI9をダイボンディングさせる内層導体3が露出し、段部21にはベアチップLSI9と接続する回路端子4が、対向位置に内層導体により配設してあり、段付凹部2の表面縁部には接地回路に通じる環状の導体パターン11を有し、一面が全導体面51を成し、他の面に絶縁して回路パターン52を形成させたキャップ5にて、段付凹部2を覆い、全導体面51を前記導体パターン11に密着固定させて段付凹部2内部を密封し、回路パターン52を回路基板1の表面回路パターン12に接続させて成るように構成する。
請求項（抜粋）：
多層構成の回路基板(1) のベアチップLSI(9) の搭載部が段付凹部(2) を成し、底面には内層の広範囲に広がり面を有し、該ベアチップLSI(9) をダイボンディングさせる内層導体(3) が露出し、段部(21)には該ベアチップLSI(9) の端子と接続する回路端子(4) が、対向位置に内層導体により形成配設してあり、該段付凹部(2) の表面縁部には接地回路に通じる環状の導体パターン(11)を有し、一面が全導体面(51)を成し、他の面に絶縁して回路パターン(52)を形成させたキャップ(5) にて、該段付凹部(2) を覆い、該全導体面(51)を前記導体パターン(11)に密着固定させて段付凹部(2) 内部を密封し、該回路パターン(52)を該回路基板(1) の表面回路パターン(12)に接続させて成ることを特徴とするベアチップLSIの実装構造。
IPC (3件)：
H05K 1/18
, H05K 1/14
, H05K 3/34
