特許

J-GLOBAL ID：200903083122906556

半導体装置及び半導体装置の製造方法

発明者： 古川 彰彦 ,  阿部 雄次
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 高田 守 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-244443
公開番号（公開出願番号）：特開平9-092729
出願日： 1995年09月22日
公開日（公表日）： 1997年04月04日
要約：

【要約】【課題】 同一基板上に作製されるCMOS回路において、PMOSのゲート酸化膜がNMOSのゲート酸化膜より薄くし、PMOSの電流駆動能力を相対的に上げ、素子を高速動作させる。【解決手段】 シリコン基板上1に通常のCMOS型素子作製プロセスを用い、素子分離領域を形成する。次に活性領域に犠牲酸化膜を形成し、ウェル領域4、22を形成する。レジストによりPMOSが作られる活性領域のみを開口する。その後、シリコン基板表面に窒素原子のイオン注入を所定の窒素ドーズ量で行う。次に犠牲酸化膜を除去した後にゲート酸化膜を形成すると、窒素により酸化が抑制される。その後、ゲート電極のポリシリコンを形成し、サイドウオール、高濃度拡散層18、25を形成し、PMOS42側のゲ-ト酸化膜12がNMOS41側のゲ-ト酸化膜11より薄いCMOS回路を形成する。

請求項（抜粋）：

同一半導体基板上に複数のMOS型半導体素子を備えた半導体装置において、活性領域上に特定の厚さのゲート酸化膜を有する第1の半導体素子と、少なくとも前記第1の半導体素子の活性領域よりも高濃度の窒素を含有する活性領域上に前記第1の半導体素子のゲート酸化膜より薄いゲート酸化膜を有する第2の半導体素子とを備えたことを特徴とする半導体装置。

IPC (8件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 27/115 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (4件)：

H01L 27/08 321 K ,  H01L 27/10 434 ,  H01L 27/10 681 F ,  H01L 29/78 371