特許

J-GLOBAL ID：200903083183991955

半導体記憶装置

発明者： 森嶋 哉圭
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-346198
公開番号（公開出願番号）：特開2001-167573
出願日： 1999年12月06日
公開日（公表日）： 2001年06月22日
要約：

【要約】【課題】 データ保持の安定性が向上した半導体記憶装置を提供する。【解決手段】 待機時においては、ビット線BL1、/BL1をプリチャージしておき、ワード線WL1、WL2の電位を接地電位よりやや高い電位に設定する。ノードN5〜N8のうちHレベルを保持するノードにアクセストランジスタを介して安定した保持電流が流れるため、安定してデータを保持することができる。なお、アクセス時においては、選択するワード線はHレベルにされ、非選択のワード線は接地電位にされる。

請求項（抜粋）：

半導体基板の主表面に形成される半導体記憶装置であって、行列状に配列される複数のメモリセルを含むメモリアレイと、前記メモリセルの行にそれぞれ対応して設けられる複数のワード線と、各々が第1、第2のビット線を含み、前記メモリセルの列にそれぞれ対応して設けられる複数のビット線対とを備え、各前記メモリセルは、前記複数のワード線のいずれか1つにゲートがともに接続され、前記第1、第2のビット線をそれぞれ第1、第2の内部ノードに接続する第1、第2のアクセストランジスタと、非活性化電位が与えられている電源ノードと前記第1の内部ノードとの間に接続されゲートが前記第2の内部ノードに接続される第1のドライバトランジスタと、前記非活性化電位が与えられている電源ノードと前記第2の内部ノードとの間に接続されゲートが前記第1の内部ノードに接続される第2のドライバトランジスタとを含み、前記メモリアレイに対してアクセスするときに、行アドレス信号に応じて前記ワード線のいずれか1つを選択し、選択したワード線に活性化電位を与え、非選択のワード線に非活性化電位を与え、前記メモリアレイに対するアクセスが終了したときには、前記複数のワード線に前記活性化電位と前記非活性化電位の中間の中間電位を与える行選択回路と、前記メモリアレイに対してアクセスが終了した後に前記複数のビット線をプリチャージするプリチャージ回路とをさらに備える、半導体記憶装置。

IPC (3件)：

G11C 11/405 ,  G11C 11/418 ,  G11C 11/412

FI (3件)：

G11C 11/34 352 B ,  G11C 11/34 301 B ,  G11C 11/40 301

Fターム (16件)：

5B015HH04 ,  5B015JJ44 ,  5B015JJ45 ,  5B015KA05 ,  5B015KA23 ,  5B015KA33 ,  5B015KB82 ,  5B015PP02 ,  5B015QQ11 ,  5B024AA07 ,  5B024AA15 ,  5B024BA03 ,  5B024BA07 ,  5B024BA21 ,  5B024CA07 ,  5B024CA21