特許
J-GLOBAL ID：200903083213746640
キャパシタを有する半導体メモリ装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願平5-174003
公開番号（公開出願番号）：特開平6-196651
出願日： 1993年07月14日
公開日（公表日）： 1994年07月15日
要約：
【要約】【目的】 半導体メモリ装置のキャパシタのストレージ電極及びその製造方法を提供する。【構成】 キャパシタの主電極は内部に形成された多数のマイクロトレンチ及び/またはマイクロピラーと前記マイクロトレンチ及び/またはマイクロピラーを取り囲む外郭壁から構成された主電極64c、前記外郭壁の外面上に形成されたHSGポリシリコンパターン及び主電極64cをトランジスタのソース領域44に電気的に接続する柱電極64’から構成される。主電極64cの下部に形成され、ストレージ電極90の柱電極64’に電気的に接続され、その中央部を柱電極64’が通過する水平の羽根形状を有する補助電極60aはストレージ電極90に含まれる。前記キャパシタは食刻終点検出層とHSGポリシリコン層を用いて形成できる。【効果】 これにより、十分なセルキャパシタンスが確保できるようストレージ電極の表面積が増加する。また、一定した形状のストレージ電極を形成できて均一なセルキャパシタンスを達成しうる。
請求項（抜粋）：
内部に形成された多数のマイクロトレンチ及び/またはマイクロピラーと前記マイクロトレンチ及び/またはマイクロピラーとを取り囲む外郭壁から構成された主電極、前記外郭壁の外面上に形成されたHSGポリシリコンパターン及び前記主電極をトランジスタのソース領域に電気的に接続し前記主電極を支持する柱電極から構成される第1電極と、前記第1電極を覆う誘電体膜と、前記誘電体膜上に形成された第2電極から構成されたキャパシタを含む半導体メモリ装置。
IPC (2件)：
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