特許
J-GLOBAL ID：200903083250604520
電極の製造方法およびそれを用いた半導体素子の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
植本 雅治
公報種別：公開公報
出願番号（国際出願番号）：特願平4-317709
公開番号（公開出願番号）：特開平6-151353
出願日： 1992年11月02日
公開日（公表日）： 1994年05月31日
要約：
【要約】【目的】 ポリサイド構造の形成においてゲ-ト電極の線幅が細くなる場合にも、後の熱工程でポリシリコン上のシリサイドが凝集したり剥離したりするのを防止可能である。【構成】 ポリシリコン層13上にシリサイド層(例えばWSi2あるいはTiSi2などの層)14を積層してポリサイド構造の形成を行なう際に、本発明では、ポリシリコン層13の平均表面粗さが1nm以下になっている。これにより、ポリサイド構造を形成しゲ-ト電極15を作製する場合にも、ゲ-ト電極15の線幅が細くなることによって生ずるシリサイド層14の凝集や剥離あるいはシ-ト抵抗の増加等を防止できる。
請求項（抜粋）：
ポリサイド構造の電極を作製する電極の製造方法であって、ポリシリコン層を平均表面粗さが1nm以下に形成する工程と、該ポリシリコン層上にシリサイド層または金属層を形成する工程とを有していることを特徴とする電極の製造方法。
IPC (2件)：
H01L 21/28 301
, H01L 29/62
出願人引用 (11件)
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審査官引用 (6件)
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