特許
J-GLOBAL ID：200903083276807470
縦型MOS電界効果トランジスタ
発明者：
,
出願人/特許権者：
代理人 (1件)：
恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平5-005363
公開番号（公開出願番号）：特開平7-015009
出願日： 1993年01月14日
公開日（公表日）： 1995年01月17日
要約：
【要約】【目的】 ソース-ドレイン間に逆バイアス電圧が印加されても、素子の容積を大きくすることなく内蔵ダイオードに電流を流れなくする。【構成】 NチャネルのMOS型FETには、バックゲート領域5とドレインバッファ領域3とのPN接合により内蔵ダイオード12が形成されている。ソース電極7とバックゲート領域5との接合は、その接合面8におけるバックゲート領域5のP型不純物濃度を低くすることによりショットキ接合となっている。すなわち、接合面8にはショットキ・バリア・ダイオード(SBD)が形成されている。このMOS型FETの等価回路において、SBDは内蔵ダイオードとそれぞれの順方向が互いに逆向きになって直列に接続され、ソースS-ドレインD間に電界効果トランジスタに対して並列に接続されている。従って、ソース-ドレイン間が逆バイアス状態のとき、内蔵ダイオードを通る経路で電流は流れない。
請求項（抜粋）：
ドレイン領域をなす基板上に形成されたドレインバッファ領域をなすエピタキシャル層の表面側にソース領域と該ソース領域を包囲するバックゲート領域とを形成し、該ソース領域及び該バックゲート領域の各表面にて接合するソース電極と、前記バックゲート領域にチャネルを形成させるゲート電極と、前記基板の裏面にて接合されるドレイン電極とを備えた縦型MOS電界効果トランジスタにおいて、前記バックゲート領域と前記ドレインバッファ領域とのPN接合により形成される内蔵ダイオードにソース-ドレイン間の印加電圧のバイアス方向に関係なく電流が流れないように、前記ソース電極と前記バックゲート領域との接合面と前記ドレイン電極と前記ドレイン領域との接合面のうち少なくともいずれか一方にショットキ障壁を形成した縦型MOS電界効果トランジスタ。
FI (2件)：
H01L 29/78 321 S
, H01L 29/78 321 K
