並列計算機及びデータ交換制御装置

発明者： ,
出願人/特許権者：
代理人 (1件)：高田守
公報種別：公開公報
出願番号（国際出願番号）：特願平4-092783
公開番号（公開出願番号）：特開平5-290000
出願日： 1992年04月13日
公開日（公表日）： 1993年11月05日
要約：

【要約】【構成】プロセッシングエレメント(PE)1にプロセッサ(MPU)2を備え、メモリ管理ユニット(MMU)3で論理アドレスから物理アドレスへのアドレス変換を担当する。データ交換ユニット(DXU)4で全てのメモリアクセスの制御を担当する。分散共有メモリ5は計算機システム全体で1つのリニアな物理アドレスを持ち、システムバス6は並列計算機内の全てのPEを接続する。各PEにデータを分割する場合のアドレス指定をアドレスマッピングにより行うようにし、かつ、ブロードキャスト機能を設けた。また、DXUがMPUと非同期にデータ転送動作を実行するように構成した。【効果】配列データを複数のPEで処理する場合に、そのデータを格納する変数をブロードキャスト変数として指定するだけで対応でき、また、実行時にダイナミックにデータ分割を変更することもできる。また、転送の自由度を保持し、バスの実効的な性能を高く保つことができる。

請求項（抜粋）：

データ処理を行なうプロセッサを有する複数のプロセッシングエレメントと、各プロセッシングエレメントに分散配置された分散共有メモリを持つ並列計算機において、各プロセッシングエレメントが以下の要素を有する並列計算機(a)データが配置される分散共有メモリのデータ領域に対しアドレスマッピングを行うアドレスマッピング手段、(b)上記アドレスマッピング手段によりマッピングされる分散共有メモリのデータ領域の特定の領域を各プロセッシングエレメントに共通のブロードキャスト領域として扱うブロードキャスト手段、(c)上記アドレスマッピング手段およびブロードキャスト手段に基づく自プロセッシングエレメント内および他プロセッシングエレメント内のプロセッサのメモリアクセス要求を受けて、その要求に対応する実際のメモリアクセスを要求元のプロセッサの命令実行動作とは非同期に実行する非同期アクセス手段。

IPC (2件)：

G06F 15/16 320 , G06F 9/38 370

引用特許：

審査官引用 (3件)

特表昭64-500306
特開平2-141863
特開昭58-033766

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