ディレイロックドループ回路

発明者： ,
出願人/特許権者：
代理人 (1件)：芝野正雅
公報種別：公開公報
出願番号（国際出願番号）：特願2002-017982
公開番号（公開出願番号）：特開2003-218691
出願日： 2002年01月28日
公開日（公表日）： 2003年07月31日
要約：

【要約】【課題】回路規模の増大を抑制しつつも十分な位相制御幅を確保することのできるDLL回路を提供する。【解決手段】入力クロックCLKの立ち上がりエッジに応答して立ち上がり用内部発振回路120Rから発振されるパルスがカウンタ130Rにてカウントされる。そして、このカウント値とレジスタ160に設定された値とが一致するときに、中間出力クロックmOCLKが立ち上げられる。一方、入力クロックCLKの立ち下がりエッジに応答して立ち下がり用内部発振回路120Fから発振されるパルスがカウンタ130Fにてカウントされる。そして、このカウント値とレジスタ160に設定された値とが一致するときに、中間出力クロックmOCLKが立ち下げられる。

請求項（抜粋）：

前段及び後段の2つの系の間に介在し、前段の系から入力される信号を所要に遅延させることによって、前記前段の系と前記後段の系との間での信号の位相を同期させるディレイロックドループ回路であって、前記入力される信号の所定のタイミングからの経過時間と同入力される信号に付与すべき遅延量に相当する時間とを比較しつつ単位遅延を繰り返し、それら比較する値が一致したときの前記単位遅延の累積値を前記入力される信号に付与して前記後段の系に出力すべき遅延信号を生成出力する累積型遅延部を備えることを特徴とするディレイロックドループ回路。

IPC (3件)：

H03L 7/081 , G06F 1/10 , H04L 7/033

FI (3件)：

H03L 7/08 J , G06F 1/04 330 A , H04L 7/02 B

Fターム (34件)：

5B079CC01 , 5B079CC02 , 5B079CC14 , 5B079DD03 , 5B079DD06 , 5B079DD17 , 5J106AA04 , 5J106CC03 , 5J106CC21 , 5J106CC52 , 5J106CC59 , 5J106DD05 , 5J106DD06 , 5J106DD09 , 5J106DD17 , 5J106DD24 , 5J106DD38 , 5J106DD43 , 5J106DD48 , 5J106EE01 , 5J106GG10 , 5J106GG14 , 5J106HH02 , 5J106JJ06 , 5J106JJ07 , 5J106KK39 , 5K047AA05 , 5K047AA08 , 5K047GG03 , 5K047GG09 , 5K047GG11 , 5K047GG29 , 5K047MM36 , 5K047MM56

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