不揮発性半導体記憶装置およびその製造方法

発明者： , ,
出願人/特許権者： ,
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2000-317001
公開番号（公開出願番号）：特開2002-124585
出願日： 2000年10月17日
公開日（公表日）： 2002年04月26日
要約：

【要約】【課題】多数のフラッシュメモリセルを有する不揮発性半導体記憶装置の高集積化を動作速度の低下を招くことなく実現する。【解決手段】浮遊ゲート電極用の下層導体膜4aのゲート幅方向に沿った幅Wi1を最小加工寸法Fよりも細く、ソース、ドレイン領域上の絶縁膜を介して設けられる浮遊ゲート電極用の上層導体膜4bのゲート幅方向に沿った幅Wi2を最小加工寸法Fよりも太くすることで、単位セル面積の縮小による制御ゲート電極6と浮遊ゲート電極4とのカップリング比の低下を抑える。

請求項（抜粋）：

半導体基板に行列状に配置された複数の不揮発性メモリセルを有し、各列において前記複数の不揮発性メモリセルのソース・ドレイン領域が互いに並列接続され、ワード線が前記不揮発性メモリセルのゲート長方向に延在して成るメモリアレイを有する不揮発性半導体記憶装置であって、前記複数の不揮発性メモリセルの各々は、前記ソース・ドレイン領域の間のチャネル領域上に第1の絶縁膜を介して設けられた浮遊ゲート電極用の下層導体膜と、前記浮遊ゲート電極用の下層導体膜と電気的に接続され、前記浮遊ゲート電極用の下層導体膜から前記ソース・ドレイン領域上の第2の絶縁膜を介して前記ソース・ドレイン領域上に延在するように形成された浮遊ゲート電極用の上層導体膜と、前記浮遊ゲート電極用の上層導体膜上に第3の絶縁膜を介して設けられ、前記浮遊ゲート電極用の上層導体膜上に重ねられた前記ワード線として作用する制御ゲート電極用の導体膜とを有し、前記チャネル領域上に位置する前記浮遊ゲート電極用の下層導体膜および前記ワード線のゲート幅方向に沿った幅は、前記第2の絶縁膜上に位置する前記浮遊ゲート電極用の上層導体膜および前記ワード線のゲート幅方向に沿った幅よりも相対的に細いことを特徴とする不揮発性半導体記憶装置。

IPC (6件)：

H01L 21/8247 , H01L 27/115 , G11C 16/04 , H01L 27/10 481 , H01L 29/788 , H01L 29/792

FI (5件)：

H01L 27/10 481 , H01L 27/10 434 , G11C 17/00 621 A , G11C 17/00 622 A , H01L 29/78 371

Fターム (57件)：

5B025AC00 , 5B025AC01 , 5B025AE00 , 5B025AE08 , 5F001AA30 , 5F001AA43 , 5F001AA63 , 5F001AB08 , 5F001AD12 , 5F001AD41 , 5F001AD53 , 5F001AD60 , 5F001AD61 , 5F001AE08 , 5F001AG40 , 5F083EP03 , 5F083EP05 , 5F083EP22 , 5F083EP23 , 5F083EP33 , 5F083EP79 , 5F083ER22 , 5F083GA01 , 5F083GA22 , 5F083JA04 , 5F083JA35 , 5F083JA39 , 5F083JA40 , 5F083JA53 , 5F083KA01 , 5F083KA06 , 5F083KA20 , 5F083LA16 , 5F083MA06 , 5F083MA19 , 5F083NA01 , 5F083PR01 , 5F083PR40 , 5F083PR43 , 5F083PR44 , 5F083PR45 , 5F083PR53 , 5F083PR54 , 5F083PR55 , 5F083ZA07 , 5F083ZA08 , 5F101BA12 , 5F101BA29 , 5F101BA36 , 5F101BB05 , 5F101BD02 , 5F101BD22 , 5F101BD34 , 5F101BD35 , 5F101BD36 , 5F101BE07 , 5F101BH21

前のページに戻る