特許

J-GLOBAL ID：200903083345957560

半導体装置及びその製造方法

発明者： ニ宮 英彰
出願人/特許権者： 株式会社東芝
代理人 (1件)： 大胡 典夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-186546
公開番号（公開出願番号）：特開2001-015743
出願日： 1999年06月30日
公開日（公表日）： 2001年01月19日
要約：

【要約】【課題】 マスク合わせを必要とせずに微細化を可能とするトレンチMOSゲート構造素子の製造法を提供する。【解決手段】 平行なトレンチMOSゲートに挟まれた領域に、コンタクト用のトレンチ溝とN型ソース層を交互に形成することにより、マスク合わせを不要とした。

請求項（抜粋）：

第1導電型ベース層と、前記第1導電型ベース層の上に形成された第2導電型ベース層と、前記第2導電型ベース層の上に形成された第1導電型ソース層と、前記第1導電型ソース層の表面から前記第1導電型ベース層に達する平行に形成された複数の第1のトレンチ溝と、前記第1のトレンチ溝内部にあって、前記第1導電型ベース層と前記第1導電型ソース層とで挟まれた前記第2導電型ベース層上に、ゲート絶縁膜を介して配設されたゲート電極と、前記第1導電型ソース層の表面から前記第2導電型ベース層に達する複数の第2のトレンチ溝と、前記第2のトレンチ溝内部で前記第1導電型ソース層及び前記第2導電型ベース層と電気的に接続された第1の主電極と、を具備し、前記第1のトレンチ溝間に挟まれた領域に、前記第2のトレンチ溝と前記第1導電型ソース層とが交互に配置されていることを特徴とする半導体装置。

IPC (2件)：

H01L 29/78 ,  H01L 29/786

FI (5件)：

H01L 29/78 653 A ,  H01L 29/78 622 ,  H01L 29/78 626 Z ,  H01L 29/78 652 M ,  H01L 29/78 655 A

Fターム (6件)：

5F110AA07 ,  5F110BB12 ,  5F110DD05 ,  5F110FF10 ,  5F110GG02 ,  5F110GG12