特許
J-GLOBAL ID：200903083366008339
マイクロエレクトロニックシステムを垂直方向で集積する方法
発明者：
出願人/特許権者：
代理人 (1件)：
三澤 正義
公報種別：公開公報
出願番号（国際出願番号）：特願平8-112772
公開番号（公開出願番号）：特開平9-106963
出願日： 1996年05月07日
公開日（公表日）： 1997年04月22日
要約：
【要約】【課題】 マイクロエレクトロニックシステムを垂直方向で集積する方法に関するものである。この方法は、CMOS適合性標準半導体技術で実施可能であり、公知の方法に比べて製作時の処理時間の低減と歩留りの向上とを可能とする。【解決手段】 異なる基板中の個々の素子層が相互に独自に処理され、その後に組立てられる。処理済みトップ基板1の前面にまずバイアホール7が開通され、これらのバイアホールは既存のすべての素子層を貫通する。引き続き、処理済みボトム基板8の前面がトップ基板1の前面と接合される。その後、いまや存在する基板スタック14のトップ基板が裏面の方からバイアホールに至るまで薄膜化される。開通されたバイアホールは次に、残存する膜内をボトム基板のメタライジング平面に至るまで延長され、トップ基板とボトム基板との間に電気コンタクトが実現される。
請求項（抜粋）：
マイクロエレクトロニックシステムを垂直方向で集積する方法であって、-回路構造を備えた単数又は複数の第1層(3)とメタライジング(5)を備えた少なくとも1つの第1メタライジング平面とを第1主面の範囲に含む第1基板(1)を用意する工程;-第1工程において第1基板の第1主面範囲でバイアホール(7)を開通させ、回路構造を備えた第1層全体にバイアホールを貫通させる工程;-回路構造を備えた少なくとも1つの第2層(10)とメタライジング(11)を備えた少なくとも1つの第2メタライジング平面とを第2主面の範囲に含む第2基板(8)を用意する工程;-第1基板(1)を第2基板(8)と接合し、第1基板の第1主面の側面と第2基板の第2主面の側面とをアライメントして組立てて基板スタック(14)を生成する工程;-第1基板(1)の側でバイアホール(7)が開通するまで、この側で基板スタック(14)を薄膜化する工程;-既存のバイアホール(7)を第2工程において第2基板(8)の第2メタライジング平面のメタライジング(11)に至るまで深化する工程;-第1メタライジング平面のメタライジング(5)と第2メタライジング平面のメタライジング(11)との間にバイアホール(7)を介して電気伝導性接合を実現する工程;以上の工程からなる方法。
IPC (2件)：
H01L 21/28 301
, H01L 21/768
H01L 21/28 301 R
, H01L 21/90 C
