特許
J-GLOBAL ID：200903083366822915
バッファメモリ回路及びメモリスイッチ
発明者：
出願人/特許権者：
代理人 (1件)：
大西 健治
公報種別：公開公報
出願番号（国際出願番号）：特願平8-120004
公開番号（公開出願番号）：特開平9-305493
出願日： 1996年05月15日
公開日（公表日）： 1997年11月28日
要約：
【要約】【課題】 アドレスポインタ領域を用いるバッファメモリ回路においては、書き込み読み出しの順序がアドレスチェーンにより決まるため、アドレスポインタ領域に誤りが発生すると、以後正しくデータを読み出すことができなくなるという問題があった。【解決手段】 この発明のバッファメモリ回路は、書き込みアドレスを記憶するアドレスメモリ40とバッファメモリ31の空きアドレスを記憶する空きアドレスメモリ35とバッファメモリ31の使用中のアドレスについての情報をもつ誤りアドレス検出回路50を有する。誤り検出回路50は、バッファメモリ31の使用中のアドレスと空きアドレスメモリ35から読み出されたアドレスとの重複を検出し、重複するときにエラー信号を制御回路60に送出するものである。
請求項（抜粋）：
入力ポートと、前記入力ポートから入力される第1のデータを一時記憶する第1のメモリと、前記第1のメモリの使用中のアドレスについての情報を記憶する第2のメモリと、前記第1のメモリの使用されていない空きアドレスを記憶する第3のメモリと、前記第3のメモリから前記空きアドレスを読み出し、前記空きアドレスを用いて前記第1のメモリに前記第1のデータを書き込み、読み出した前記空きアドレスを使用中のアドレスとして前記第2のメモリに記憶させる書き込み制御回路と、前記第2のメモリが記憶する使用中のアドレスについての前記情報と前記第3のメモリが記憶する前記空きアドレスとの重複を検出し、重複するときにアドレスエラー信号を送出する誤り検出回路とを有するバッファメモリ回路。
IPC (2件)：
G06F 12/16 310
, H04L 12/28
G06F 12/16 310 B
, H04L 11/20 H
