半導体装置の製造方法

発明者： ,
出願人/特許権者：
代理人 (3件)：伊藤洋二 , 三浦高広 , 水野史博
公報種別：公開公報
出願番号（国際出願番号）：特願2003-019224
公開番号（公開出願番号）：特開2004-235245
出願日： 2003年01月28日
公開日（公表日）： 2004年08月19日
要約：

【課題】素子内にトレンチ構造を有する半導体装置の製造方法において、素子内に第1のトレンチを形成した後に、フォトリソグラフィ工程を有する場合、マスク合わせのため、半導体基板にアライメントマークを第2のトレンチにより形成し、この第2のトレンチ内に埋め込み膜を形成したとき、この第2のトレンチ内にボイドが発生するのを抑制できる半導体装置の製造方法を提供する。【解決手段】半導体ウェハのチップ形成予定領域に第1のトレンチを形成すると共に、半導体ウェハのスクライブラインとなる領域に第2のトレンチ2を第1のトレンチと同じ開口幅にて形成する。このとき、アライメントマークは、例えば、平面形状が第2のトレンチ2により縁取られた十字形状とする。【選択図】図1

請求項（抜粋）：

半導体ウェハ(15)のチップ形成予定領域(41)にトレンチ(16)を形成する工程と、前記トレンチ(16)の内部に埋め込み膜(18)を形成する工程と、前記埋め込み膜(18)を形成する工程後に行うフォトリソグラフィ工程とを有する半導体装置の製造方法において、前記トレンチを形成する工程では、前記チップ形成予定領域(41)に第1のトレンチ(16)を形成すると同時に、前記半導体ウェハ(15)の非チップ形成予定領域(42)に第2のトレンチ(2)を前記第1のトレンチ(16)と同じ開口幅にて形成することでアライメントマーク(1)を形成し、前記埋め込み膜を形成する工程では、前記第1のトレンチ(16)および前記第2のトレンチ(2)の内部に埋め込み膜(18、3)を形成し、前記フォトリソグラフィ工程では、前記アライメントマーク(1)に基づいて、マスク合わせを行うことを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L29/78 , H01L21/336 , H01L21/76

FI (3件)：

H01L29/78 653A , H01L21/76 L , H01L29/78 658A

Fターム (6件)：

5F032AA35 , 5F032AA36 , 5F032AA45 , 5F032AA47 , 5F032BA02 , 5F032CA17

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