速度整合のための方法

発明者： , ,
出願人/特許権者：
代理人 (5件)：矢野敏雄 , 山崎利臣 , 久野琢也 , アインゼル・フェリックス=ラインハルト , ラインハルト・アインゼル
公報種別：公表公報
出願番号（国際出願番号）：特願2003-568817
公開番号（公開出願番号）：特表2005-518140
出願日： 2003年02月14日
公開日（公表日）： 2005年06月16日
要約：

本発明は、ある時間間隔内の入力ビットの数を前記時間間隔内の出力ビットの固定された数に速度整合するための方法に関する。本方法では、前記入力ビットは少なくとも2つの異なるビットクラスから成る集合から成っており、前記クラスの各々は前記時間間隔内に所定数のビットを有しており、前記速度整合は2つの速度整合段において行われ、その際、第1の速度整合段は異なるビットクラスの集合から選択されたビットクラスに対して作用し、それにより、前記異なるクラスのビットの数の間に比率を確立し、第2の速度整合段は、前記比率が第2の速度整合の後も正確に又は近似的に維持され、異なるビットクラスのビットから構成された固定数の出力ビットが得られるように、すべてのビットクラスに対し作用する。

請求項（抜粋）：

ある時間間隔内の複数の入力ビットを前記時間間隔内の固定数の出力ビットに速度整合するための方法において、前記入力ビットは少なくとも2つの異なるビットクラスから成る集合から成っており、前記クラスの各々は前記時間間隔内にある一定の数のビットを有しており、前記速度整合は2つの速度整合段において行われ、その際、第1の速度整合段は異なるビットクラスの集合から選択されたビットクラスに対して作用し、それにより、前記異なるクラスのビットの数の間に比率を確立し、第2の速度整合段は、前記比率が第2の速度整合の後も正確に又は近似的に維持され、異なるビットクラスのビットから構成された固定数の出力ビットが得られるように、すべてのビットクラスに対し作用する、ことを特徴とするある時間間隔内の複数の入力ビットを前記時間間隔内の固定数の出力ビットに速度整合するための方法。

IPC (3件)：

H04L1/18 , H03M13/13 , H04B7/26

FI (4件)：

H04L1/18 , H03M13/13 , H04B7/26 M , H04J13/00 A

Fターム (25件)：

5J065AA01 , 5J065AB05 , 5J065AC02 , 5J065AD01 , 5J065AD14 , 5J065AE01 , 5J065AF02 , 5J065AH01 , 5K014AA01 , 5K014BA02 , 5K014BA03 , 5K014DA02 , 5K014FA04 , 5K022EE02 , 5K022EE14 , 5K022EE21 , 5K067AA13 , 5K067AA15 , 5K067BB04 , 5K067BB21 , 5K067CC10 , 5K067EE02 , 5K067EE10 , 5K067EE72 , 5K067HH21

引用文献：

審査官引用 (3件)

TR25.858 v1.0.4
Text proposal for Calculation of second rate matching parameters
Text proposal for Calculation of second rate matching parameters(revision)

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