特許

J-GLOBAL ID：200903083442701723

パルス位相差符号化回路

発明者： 我妻 秀治 ,  渡辺 高元
出願人/特許権者： 日本電装株式会社
代理人 (1件)： 碓氷 裕彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-241170
公開番号（公開出願番号）：特開平7-099450
出願日： 1993年09月28日
公開日（公表日）： 1995年04月11日
要約：

【要約】【目的】 1つの場所において、周回数をカウントすることのできるパルス位相差符号化回路を提供する。【構成】 NANDg00およびインバータg01〜62を直列に接続し、インバータg62の出力とパルスPAをNANDg00に入力する。また、NANDおよび各インバータ出力は次段への出力と、インバータ1つ(g000 〜g620 )を介してパルスセレクタ20への出力を有する。さらに、インバータg000 〜g620 からは、別にインバータg001 〜g621 を備えており、インバータg311 をパルスジェネレータ40に接続している。パルスジェネレータ40は、リング遅延パルス発生回路10と同様なインバータ構成となっており、カウンタ1のクロックをA点で立ち上がる信号とし、カウンタ2のクロックをインバータ41により反転させたB点で立ち上がる信号とした。このクロックにより1つの場所において、2つのカウンタを動作させることができる。

請求項（抜粋）：

複数の信号遅延手段を直列に接続し、任意のタイミングで入力される第1のパルスを前記リング状に接続された複数の信号遅延手段を周回時間(TRG)にて周回させ、前記第1のパルスが通過した個々の信号遅延手段の遅延時間だけ順々に遅れた複数の遅延パルスを繰り返し発生するリング遅延パルス発生手段と、前記第1のパルスがある1つの任意の位置の前記信号遅延手段を通過すると立ち上がり信号を出力する第1のクロック手段と、該第1のクロック手段の出力が入力されると、該出力と反対の信号を出力する第2のクロック手段と、前記第1のクロックが立ち上がると、該信号を前記リング遅延パルス発生手段を前記第1のパルスが周回する回数としてカウントする第1のカウント手段と、前記第2のクロックが立ち上がると、該信号を前記リング遅延パルス発生手段を前記第1のパルスが周回する回数としてカウントする第2のカウント手段と、前記第1および第2のカウント手段のどちらか一方の安定した出力を選択する選択手段と、を備えたことを特徴とするパルス位相差符号化回路。