特許
J-GLOBAL ID：200903083451821790
ゲート電極の形成方法
発明者：
出願人/特許権者：
代理人 (1件)：
中野 雅房
公報種別：公開公報
出願番号（国際出願番号）：特願平4-278155
公開番号（公開出願番号）：特開平6-104285
出願日： 1992年09月22日
公開日（公表日）： 1994年04月15日
要約：
【要約】【目的】 ゲート長が短く、ゲート抵抗が小さいマッシュルーム型ゲート電極を再現性良く、良好なスループットで、低コストで形成する。【構成】 半導体基板1上に形成したフォトレジスト膜2にフォトリソグラフィー法によってゲートパターン2aを開口幅Dで開口する。この後、通常のポストベーキング温度よりも高い温度でベーキングしてゲートパターン2aの両側部のフォトレジスト膜2をフローさせ、ゲートパターン2aの開口幅をd(<D)となるように小さくし、このゲートパターン2a及び近傍にマッシュルーム形ゲート電極5を形成する。
請求項（抜粋）：
半導体基板上に形成したフォトレジスト膜にフォトリソグラフィー法によってゲートパターンを開口する工程と、加熱により当該フォトレジスト膜のゲートパターン両側部をフローさせ、フローにより当該ゲートパターンのゲート長を狭くする工程と、前記ゲートパターンから露出した半導体基板表面からフォトレジスト膜の上面へ張り出すようにして、上部幅が下面のゲート長よりも大きくなったゲート電極を形成する工程とを有することを特徴とするゲート電極の形成方法。
IPC (2件)：
H01L 21/338
, H01L 29/812
