特許

J-GLOBAL ID：200903083461879053

半導体デバイスの製造方法

発明者： ゼ・キョン・アン
出願人/特許権者： エルジイ・セミコン・カンパニイ・リミテッド
代理人 (1件)： 山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平9-036962
公開番号（公開出願番号）：特開平10-012847
出願日： 1997年02月06日
公開日（公表日）： 1998年01月16日
要約：

【要約】【課題】 DRAM製造工程時に、特定の2つの領域における側壁をそれぞれの領域に対して最適に形成することができて、デバイスの信頼性を向上させることができる半導体デバイスの製造方法を提供すること。【解決手段】 半導体基板に第1領域と第2領域とを定め、それらの第1領域及び第2領域上にそれぞれゲート電極を形成し、かつ基板のそのゲート電極両側に不純物領域を形成し、前記第1領域のゲート電極の上側及び側面に第1絶縁層を形成して第2領域のゲートには第1絶縁層を形成させず、それらの第1絶縁層及び第2領域のゲート電極を含んだ基板上に第2絶縁層を形成し、その第2絶縁層を選択エッチングして第2領域のゲート電極の両側面に第2絶縁物からなる側壁を形成させる。

請求項（抜粋）：

半導体基板に第1領域と第2領域とを定める工程と、前記第1領域及び第2領域上にそれぞれゲート電極を形成し、かつ基板のそのゲート電極両側に不純物領域を形成する工程と、前記第1領域のゲート電極の上側及び側面に第1絶縁層を形成する工程と、第1絶縁層及び第2領域のゲート電極を含んだ基板上に第2絶縁層を形成する工程と、前記第2絶縁層を選択エッチングして第2領域のゲート電極の両側面と第1領域の第1絶縁層を有するゲート電極と基板の上に残留させる工程と、を有することを特徴とする半導体デバイスの製造方法。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8234 ,  H01L 27/088

FI (2件)：

H01L 27/10 681 F ,  H01L 27/08 102 C