特許
J-GLOBAL ID：200903083534520954
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
岡本 啓三
公報種別：公開公報
出願番号（国際出願番号）：特願平3-275815
公開番号（公開出願番号）：特開平5-114652
出願日： 1991年10月23日
公開日（公表日）： 1993年05月07日
要約：
【要約】【目的】本発明は、配線接続部にアンチヒューズを有するFPGAなどの半導体装置に関し、配線層が多層化された場合でも、ステップカバレージの悪化を防止しつつ、高密度化が可能なFPGA等の半導体装置を提供することを目的とする。【構成】少なくとも第1,第2及び第3の導電体層16,26,29が各導電体層16,26,29間にそれぞれ第1及び第2の層間絶縁膜20,27を介在させて基板15上に積層され、第1の層間絶縁膜20の第1の開口部21を介して第1及び第2の導電体層16,26が接続され、かつ第2の層間絶縁膜27の第2の開口部28を介して第2及び第3の導電体層26,29が接続されている半導体装置において、第2の開口部28は第1の開口部21の形成領域の上側にあり、かつ少なくとも第1の開口部21には埋込み導電体22が埋め込まれ、埋込み導電体22を介して第1及び第2の導電体層16,26が接続されていることを含み構成する。
請求項（抜粋）：
少なくとも第1,第2及び第3の導電体層が各導電体層間にそれぞれ第1及び第2の層間絶縁膜を介在させて基板上に積層され、前記第1の層間絶縁膜の第1の開口部を介して第1及び第2の導電体層が接続され、かつ前記第2の層間絶縁膜の第2の開口部を介して第2及び第3の導電体層が接続されている半導体装置であって、前記第2の開口部は前記第1の開口部の形成領域の上側にあり、かつ少なくとも第1の開口部には埋込み導電体が埋め込まれ、該埋込み導電体を介して第1及び第2の導電体層が接続されていることを特徴とする半導体装置。
IPC (3件)：
H01L 21/82
, H01L 21/3205
, H01L 21/90
H01L 21/82 F
, H01L 21/88 M
