特許
J-GLOBAL ID：200903083535452324
不揮発性半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (8件)：
鈴江 武彦
, 河野 哲
, 中村 誠
, 蔵田 昌俊
, 峰 隆司
, 福原 淑弘
, 村松 貞男
, 橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2004-366446
公開番号（公開出願番号）：特開2006-172659
出願日： 2004年12月17日
公開日（公表日）： 2006年06月29日
要約：
【課題】本発明は、電気ヒューズ素子を記憶素子に用いたOTPメモリにおいて、容易にテストできるようにする。【解決手段】たとえば、テスト信号TESTの入力により、通常動作信号が非活性の状態になると、e-fuse素子12に並列に接続された保護トランジスタ13が活性化される。この状態において、通常のリード動作を行うと、あたかもe-fuse素子12のゲート絶縁膜が破壊状態にあるかのような出力信号が、記憶セル11よりデータ線DL上に出力される。こうして、e-fuse素子12が実際に保持している情報とは異なる情報を読み出すようにすることで、実際に書き込みを行うことなしに、未プログラム状態のe-fuse素子12の読み出し可否試験を擬似的に行う構成となっている。【選択図】 図2
請求項（抜粋）：
電気的特性を不可逆的に変化させることにより情報がプログラムされる記憶素子と、
前記記憶素子に並列に接続され、非プログラム時に前記記憶素子を不可逆的な変化から保護するための保護素子と、
前記保護素子を活性化させる第1の活性化回路と、
通常時には、前記第1の活性化回路と相補して前記保護素子を活性化させる第2の活性化回路と、
前記記憶素子の試験を行うテストモード時には、前記第1の活性化回路と同時に前記第2の活性化回路により前記保護素子を活性化させた状態で、前記記憶素子の試験を行う試験回路と
を具備したことを特徴とする不揮発性半導体記憶装置。
IPC (3件)：
G11C 29/14
, G11C 17/00
, G11C 17/14
G11C29/00 673T
, G11C17/00 D
, G11C17/06 B
5B125BA15
, 5B125CA08
, 5B125DE07
, 5B125EA01
, 5B125FA02
, 5L106AA08
, 5L106DD11
, 5L106GG05
