特許

J-GLOBAL ID：200903083549829102

遅延ロックループ回路

発明者： ヨーゼフ シュネル
出願人/特許権者： シーメンス アクチエンゲゼルシヤフト
代理人 (1件)： 矢野 敏雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-333288
公開番号（公開出願番号）：特開2000-231421
出願日： 1999年11月24日
公開日（公表日）： 2000年08月22日
要約：

【要約】【課題】 遅延のモデル化の精度を高めて、真の回路の遅延を正確に表すこと。チップ上の遅延をDLLのフィードバックループに組み込み、技術等の変動による真の回路とモデル化された回路との間の遅延のずれを回避すること。【解決手段】 DLLを、受信したシステムクロック信号から導出された第1クロック信号を出力するレシーバと、受信した第1クロック信号により位相検出器と同期されるDLLと、受信した第1クロック信号から導出された第2クロック信号によりデータを出力するOCD回路と、OCD回路と位相検出器を接続するフィードバックループを有し、フィードバックループは、チップ上で生じる遅延をモデル化するためのオンチップ遅延回路およびチップパッケージ遅延をモデル化するためのパッケージ遅延回路を有し、またシステムクロック信号とOCD回路からのデータ出力とを同期させる、ように構成する。

請求項（抜粋）：

遅延ロックループ回路において、システムクロック信号を受け取り、該システムクロック信号から導出された第1のクロック信号を出力するレシーバを有し、前記第1のクロック信号を受け取る遅延ロックループを有し、前記第1のクロック信号は前記遅延ロックループと位相検出器を同期させるための信号であり、前記第1のクロック信号を受け取るオフチップドライバ回路を有し、前記オフチップドライバ回路は前記第1のクロック信号から導出された第2のクロック信号に従ってデータを出力し、前記オフチップドライバ回路と前記位相検出器を接続するフィードバックループを有し、前記フィードバックループは、オンチップ遅延をモデル化するためのオンチップ遅延回路およびチップパッケージ遅延をモデル化するためのパッケージ遅延回路を有し、かつ前記フィードバックループは、前記システムクロック信号と前記オフチップドライバ回路からの前記データ出力とを同期させる、ことを特徴とする遅延ロックループ回路。

IPC (3件)：

G06F 1/10 ,  H03K 5/13 ,  H03L 7/081

FI (3件)：

G06F 1/04 330 A ,  H03K 5/13 ,  H03L 7/08 J