特許
J-GLOBAL ID：200903083564324955
半導体装置の製造方法および半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平7-230972
公開番号（公開出願番号）：特開平9-082810
出願日： 1995年09月08日
公開日（公表日）： 1997年03月28日
要約：
【要約】【課題】 セル面積を増加させずに異なる導電型の不純物の相互拡散を抑える。【解決手段】 PMOS形成予定領域3にP+ 型ゲート領域10を、またNMOS形成予定領域4にN+ 型ゲート領域11を形成し、これらの領域10、11を電気的に連続させてなるゲート電極のパターン12を備えた半導体基体100を用意し、この上層に層間絶縁膜14を形成する。次に層間絶縁膜14に第1コンタクトホール15を形成すると同時に、P+ 型ゲート領域10とN+ 型ゲート領域11との界面部分19の直上位置に第2コンタクトホール16を形成する。次にレジスト膜20を形成し、エッチングによって第2コンタクトホール16直下位置にP+ 型ゲート領域10とN+ 型ゲート領域11とを分離する孔21を形成する。次に熱処理によってP+ 型ゲート電極22aとN+ 型ゲート電極22bとを得、第1コンタクトホール15と孔21との内面をそれぞれ配線材料膜23で覆う。
請求項（抜粋）：
半導体基体に、第1導電型の第1導電部を備えた第1の半導体素子と、第2導電型の第2導電部を備えた第2の半導体素子とを前記第1および第2導電部を電気的に連続させた状態で形成するとともに、該第1および第2導電部を覆うようにして前記半導体基体上に層間絶縁膜を形成し、該層間絶縁膜に、前記電気的に連続させた第1および第2導電部に到達する第1コンタクトホールを形成してなる半導体装置を製造する方法であって、前記第1の半導体素子の形成予定領域に、前記第1導電型の不純物を導入して第1導電部領域を形成し、かつ前記第2の半導体素子の形成予定領域に、前記第2導電型の不純物を導入して第2導電部領域を形成することにより、これら第1導電部領域と第2導電部領域とを電気的に連続させてなる導電パターンを備えた前記半導体基体を用意し、前記導電パターンを覆うようにして前記半導体基体上に前記層間絶縁膜を形成し、該層間絶縁膜に、前記導電パターンに到達する前記第1コンタクトホールを形成すると同時に、前記第1導電部領域と前記第2導電部領域との界面部分の直上位置に第2コンタクトホールを形成し、前記第1コンタクトホールを覆い、かつ前記第2コンタクトホールを露出させて前記層間絶縁膜上にレジスト膜を形成し、エッチングによって前記第2コンタクトホール直下位置に前記第1導電部領域と前記第2導電部領域とを分離する孔を形成し、熱処理によって、前記第1導電部領域に前記第1導電型の不純物を拡散させて前記第1導電部を得るとともに、前記第2導電部領域に前記第2導電型の不純物を拡散させて前記第2導電部を得、前記第1コンタクトホールの内面と前記孔の内面とをそれぞれ配線材料膜で覆い、前記第1導電部と第2導電部とを電気的に連続させることを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/8238
, H01L 27/092
, H01L 21/768
H01L 27/08 321 D
, H01L 21/90 C
