特許

J-GLOBAL ID：200903083587764200

冗長アドレス発生回路

発明者： ▲高▼橋 和弘
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-048855
公開番号（公開出願番号）：特開平5-250892
出願日： 1992年03月05日
公開日（公表日）： 1993年09月28日
要約：

【要約】【目的】CMOS構成を採用することにより、定常的に流れる電流をなくし、電力消費を抑えることを目的とする。【構成】所定のタイミング信号ST の論理がL論理のときに高電位側電源VCCとノードNA との間を接続する第1のスイッチ素子S1 と、所定のタイミング信号ST の論理がH論理のときに低電位側電源VSSと該ノードNA との間を接続する第2のスイッチ素子S2 と、該高電位側電源VCCと該第1のスイッチ素子の間または該第1のスイッチ素子と該ノードNA の間に設けられたレーザ切断型のヒューズ素子Fと、該ノードNA の論理を反転して取り出すインバータゲートINVと、該インバータゲートINVの出力論理がH論理のときに前記低電位側電源VSSと該ノードNA との間を接続する第3のスイッチ素子S3 と、をアドレスビットごとに備えたことを特徴とする。

請求項（抜粋）：

所定のタイミング信号(ST )の論理がL論理のときに高電位側電源(VCC)とノード(NA )との間を接続する第1のスイッチ素子(S1 )と、所定のタイミング信号(ST )の論理がH論理のときに低電位側電源(VSS)と該ノード(NA )との間を接続する第2のスイッチ素子(S2 )と、該高電位側電源(VCC)と該第1のスイッチ素子の間または該第1のスイッチ素子と該ノード(NA )の間に設けられたレーザ切断型のヒューズ素子(F)と、該ノード(NA )の論理を反転して取り出すインバータゲート(INV)と、該インバータゲート(INV)の出力論理がH論理のときに前記低電位側電源(VSS)と該ノード(NA )との間を接続する第3のスイッチ素子(S3 )と、をアドレスビットごとに備えたことを特徴とする冗長アドレス発生回路。

引用特許：

審査官引用 (2件)

• 特開昭62-143300
  
• 特開平1-184796