特許
J-GLOBAL ID：200903083634370372
クロック再生装置
発明者：
出願人/特許権者：
代理人 (1件)：
早瀬 憲一
公報種別：公開公報
出願番号（国際出願番号）：特願平10-025362
公開番号（公開出願番号）：特開平11-225136
出願日： 1998年02月06日
公開日（公表日）： 1999年08月17日
要約：
【要約】【課題】 CPUの負担の軽減と、途中でPCR及びSTC値が更新されることによる誤演算の防止とが可能なクロック再生装置を提供する。【解決手段】 制御信号に応じた周期の再生基準クロックを発生するクロック発生手段3と、再生基準クロックから再生基準同期情報を得る同期情報取得手段124と、パケットで再生すべきデータとともに順次送信されて来る基準同期情報と再生基準同期情報とから基準クロックに対する再生基準クロックの誤差を示す誤差情報を順次演算するハードウエアからなる演算手段10と、誤差情報を、基準同期情報のビット幅,及び再生基準同期情報のビット幅より小さいビット幅を有するバスを介して演算手段10から順次取得し、該取得した誤差情報が示す誤差が小さくなるよう再生基準クロックの周期を変化せしめる制御信号をクロック発生手段3に出力するCPU16とを備えたものである。
請求項（抜粋）：
デジタル通信の受信側に使用される復号再生装置において、送信側からパケットで順次送信される再生すべきデータを再生するための時刻基準となる基準クロックを再生するのに用いられ、制御信号に応じた周期の再生基準クロックを発生するクロック発生手段と、該発生した再生基準クロックの周期に対応する情報からなるあるビット幅の再生基準同期情報を得る同期情報取得手段と、上記パケットで再生すべきデータとともに送信され上記復号再生装置で順次検出された上記基準クロックの周期に対応する情報からなるあるビット幅の基準同期情報、及び上記取得した再生基準同期情報から上記基準クロックに対する再生基準クロックの誤差を示す誤差情報を順次演算するハードウエアからなる演算手段と、該演算した誤差情報を、上記基準同期情報のビット幅,及び上記再生基準同期情報のビット幅より小さいビット幅を有するバスを介して上記演算手段から順次取得し、該取得した誤差情報が示す誤差が小さくなるよう上記再生基準クロックの周期を変化せしめる制御信号を上記クロック発生手段に出力するCPUとを備えたことを特徴とするクロック再生装置。
IPC (3件)：
H04L 7/00
, H04L 12/56
, H04N 5/06
H04L 7/00 Z
, H04N 5/06 Z
, H04L 11/20 102 A
