特許

J-GLOBAL ID：200903083641619181

半導体集積回路装置の製造方法およびそれにより得られた半導体集積回路装置

発明者： 有賀 成一 ,  藤田 絵里 ,  星野 裕 ,  佐藤 和重 ,  高橋 正人 ,  井澤 龍一 ,  吉住 圭一 ,  鈴木 範夫 ,  神田 隆行 ,  倉本 勇 ,  吉田 安子 ,  橋場 総一郎 ,  森 ちえみ ,  松木 弘 ,  池田 修二
出願人/特許権者： 株式会社日立製作所 ,  日立超エル・エス・アイ・エンジニアリング株式会社
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平3-318808
公開番号（公開出願番号）：特開平5-160144
出願日： 1991年12月03日
公開日（公表日）： 1993年06月25日
要約：

【要約】【目的】 高信頼性、高性能の微細MISFETを提供する。【構成】 本発明によるMISFETの製造方法は、ゲート材料となる導電膜の上部にキャップ絶縁膜5を形成した後、前記導電膜の上部にエッチングレートが前記導電膜と略等しい第二の導電膜を堆積する工程、前記第二の導電膜およびその下部の前記導電膜を異方性エッチングして、前記キャップ絶縁膜5の側壁の下部にサイドウォールスペーサ9aを有するゲート9を形成する工程および前記キャップ絶縁膜5をマスクにして半導体基板1に不純物をイオン注入して、一端がゲート9の下方に延在するn- 半導体領域10を形成する工程を有する。

請求項（抜粋）：

MISFETを有する半導体集積回路装置の製造方法であって、半導体基板を熱酸化して、その主面上にゲート酸化膜を形成した後、前記ゲート酸化膜の上部にゲート材料となる導電膜を堆積する工程、前記導電膜の上部に絶縁膜を堆積した後、前記絶縁膜をエッチングして、後にゲートが形成される領域の上部にキャップ絶縁膜を形成する工程、前記導電膜および前記キャップ絶縁膜の上部に第二の導電膜を堆積した後、前記第二の導電膜およびその下部の前記導電膜を異方性エッチングして、前記キャップ絶縁膜の側壁の下部に前記導電膜からなるサイドウォールスペーサを有するゲートを形成する工程、前記キャップ絶縁膜をマスクにして前記半導体基板に不純物をイオン注入して、一端が前記サイドウォールスペーサの下方に延在する半導体領域を形成する工程を有することを特徴とする半導体集積回路装置の製造方法。

IPC (2件)：

H01L 21/336 ,  H01L 29/784