特許
J-GLOBAL ID：200903083698383290
ホールドタイムアルゴリズム、ロジックアナライザ及びシャドウメモリを有するエミュレーション回路
発明者：
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出願人/特許権者：
代理人 (2件)：
池田 敏行
, 岩田 哲幸
公報種別：公表公報
出願番号（国際出願番号）：特願2001-583387
公開番号（公開出願番号）：特表2004-533025
出願日： 2001年04月30日
公開日（公表日）： 2004年10月28日
要約：
【課題】タイミング問題を解決することができる論理要素を提供する。【解決手段】RAM、ルックアップテーブル、オプションの遅延要素及びフリップフロップを有する論理要素を備えるエミュレーションシステムのための回路である。フリップフロップ/ラッチは、フリップフロップまたはラッチとして動作可能であり、別々のセット及びリセット信号を有している。遅延要素は、レースタイム問題を減少させるために、論理要素のデータ通路に選択可能な遅延量を挿入する。論理要素は、RAMの大きさを増大させるために、入力信号を分配するように結合される。改良された回路は、論理要素からの標本抽出データの複数のコピーを格納するために使用される再生メモリを有している。これにより、エミュレーションデータは、デバッグ目的のために再生可能である。論理要素に結合された複数のポートによって、ユーザは、時間多重化方法でエミュレーションを行っている間、論理要素からのデータを読み出すことができる。入力/出力ピンは、複数の信号を双方向または一方方向に搬送するために時間多重化される。【選択図】図10
請求項（抜粋）：
再構成可能な論理を実装するための集積回路論理要素であって、
論理要素に信号を入力する入力ラインと、
入力された信号を受信する入力ラインに結合され、第1の出力ラインに第1のデータを出力するルックアップテーブルと、
第1の出力ライン上の第1のデータを受信し、選択可能な量だけ遅延された第1のデータである遅延された第1のデータを出力する遅延回路と、
遅延回路に接続され、遅延された第1のデータを受信し、その出力に第2のデータを出力するデータラッチと、
第1のデータ、遅延された第1のデータまたは第2のデータの1つを受信し、それを論理要素の外に通す出力ラインと、
を備えている。
IPC (2件)：
FI (2件)：
G06F11/22 340E
, H03K19/177
5B046AA08
, 5B046BA03
, 5B046JA05
, 5B048AA13
, 5B048EE02
, 5J042BA11
, 5J042CA12
, 5J042CA15
, 5J042CA20
, 5J042DA04
出願人引用 (5件)
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審査官引用 (5件)
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