特許

J-GLOBAL ID：200903083723121785

レイアウト検証装置及び検証方法

発明者： 村岡 康成
出願人/特許権者： ソニー株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願2000-041176
公開番号（公開出願番号）：特開2001-229215
出願日： 2000年02月18日
公開日（公表日）： 2001年08月24日
要約：

【要約】【課題】 ペア性が要求されるレイアウト素子の配置状況を自動的に検証して表示することができ、検査時間を削減し、検査漏れを防止することができるレイアウト検証装置の実現を課題とする。【解決手段】 半導体装置の回路図データ1を記憶する回路図データ記憶手段と、レイアウトデータ3を記憶するレイアウトデータ記憶手段と、回路図データ1を表示する回路図データ表示手段と、レイアウトデータ3を表示するレイアウトデータ表示手段と、回路図データ1上の素子を指定する指定手段と、指定された素子をレイアウトデータ3上で検索する検索部分4と、ペア性を要求される複数の素子間のペア性を判定するチェック部分5と、その判定結果をレイアウトデータ3上に表示する表示部分6とを設ける。

請求項（抜粋）：

半導体装置の回路上に配置される素子のレイアウトを検証するレイアウト検証装置において、半導体装置の回路図データを記憶する回路図データ記憶手段と、前記回路図データに基づいて回路上での前記素子の配置と相互の接続布線を表すレイアウトデータを記憶するレイアウトデータ記憶手段と、前記回路図データ記憶手段に記憶された回路図データを読み出して表示する回路図データ表示手段と、前記レイアウトデータ記憶手段に記憶されたレイアウトデータを読み出して表示するレイアウトデータ表示手段と、前記回路図データ表示手段によって表示された前記回路図データ上の前記素子を指定する指定手段と、前記指定手段によって指定された素子を前記レイアウトデータ表示手段に表示されたレイアウトデータ上で検索する検索手段と、前記指定手段がペア性を要求される複数の素子を指定したとき、このペア性を要求される複数の素子間のペア性を判定し、その判定結果を前記レイアウトデータ表示手段が表示するレイアウトデータ上に表示するペア性判定手段とを具備することを特徴とするレイアウト検証装置。

IPC (3件)：

G06F 17/50 ,  H01L 21/82 ,  H01L 29/00

FI (4件)：

H01L 29/00 ,  G06F 15/60 666 Z ,  G06F 15/60 666 A ,  H01L 21/82 T

Fターム (11件)：

5B046AA08 ,  5B046BA04 ,  5B046GA01 ,  5B046HA09 ,  5B046JA01 ,  5F064BB21 ,  5F064BB33 ,  5F064BB35 ,  5F064HH09 ,  5F064HH13 ,  5F064HH17