特許

J-GLOBAL ID：200903083768276917

半導体記憶装置およびその製造方法

発明者： 小林 伸好 ,  福田 琢也 ,  中村 吉孝 ,  齊藤 政良 ,  武田 健一
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 高橋 明夫
公報種別：公開公報
出願番号（国際出願番号）：特願平9-000476
公開番号（公開出願番号）：特開平10-200068
出願日： 1997年01月07日
公開日（公表日）： 1998年07月31日
要約：

【要約】【課題】高誘電体膜または強誘電体膜を用いた積層型キャパシタおよび信頼性が高い低抵抗配線を有する半導体記憶装置およびその製造方法を提供する。【解決手段】ワード線およびビット線より上、積層型キャパシタより下に、耐熱性に優れる銅配線を形成し、キャパシタを最上部に配置する。それにより、配線を形成した後に450°C以上のアニールを行なうことができ、キャパシタ絶縁膜の誘電率が増大されるとともに、段差が発生せず、信頼性が向上する。

請求項（抜粋）：

メモリセル領域と周辺回路領域を有し、上記メモリセル領域に形成されたスイッチング用MOSトランジスタと、上記半導体基板の主表面上に積層して形成された複数の絶縁膜を介して上記スイッチング用MOSトランジスタの上方に形成された情報を記憶するためのキャパシタと、上記スイッチング用MOSトランジスタを選択するためのワ-ド線と、上記キャパシタに電荷を供給するためのビット線と、上記キャパシタの下方で上記ワード線およびビット線の上方に形成された少なくとも一層の銅配線を具備することを特徴とする半導体記憶装置。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 27/10 681 F ,  H01L 27/04 C ,  H01L 27/10 651