特許

J-GLOBAL ID：200903083784573611

キャッシュメモリのデータ無効化装置

発明者： 冨沢 方之
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 佐藤 幸男
公報種別：公開公報
出願番号（国際出願番号）：特願平5-314346
公開番号（公開出願番号）：特開平7-146818
出願日： 1993年11月19日
公開日（公表日）： 1995年06月06日
要約：

【要約】【目的】 冗長な無効化処理を防止し、処理速度の低下を防止する。【構成】 入出力装置103から主記憶装置102へのデータの書込み時に無効化制御部61により現在のバス上のアドレスとラッチL1のアドレスとを比較器105で比較して両者が一致しない場合にのみ該当ブロックの無効化を行なう。これとともに、CPU101から主記憶装置102に対するデータの読出し時にも現在のバス上のアドレスとラッチのアドレスとを比較器105で比較する。そして、両者が一致する場合のみラッチL1のクリアを行なう。これにより、入出力装置103が同じブロックアドレスのデータを連続して書き込んでいるときには、その途中でCPU101が他のブロックアドレスのデータを読出してキャッシュメモリに転記した場合でも、ラッチL1に入出力装置103が書き込んでいるブロックアドレスがクリアされずに残される。

請求項（抜粋）：

キャッシュメモリを有するCPUと入出力装置とが主記憶装置を共有し、前記入出力装置が前記主記憶装置にデータを書き込むときに該当するキャッシュメモリ上のデータを無効化するキャッシュメモリのデータ無効化装置において、前記キャッシュメモリ上のデータを無効化する処理を行なったときに、その無効化したデータのアドレスを保持するラッチと、前記入出力装置が前記主記憶装置にデータを書き込むときに、その書き込むアドレスと前記ラッチのアドレスとが等しいか否かを判別し、等しい場合には前記キャッシュメモリ上のデータを無効化する処理を省略する無効化制御部と、前記CPUによる主記憶装置からキャッシュメモリへのデータの読出し時に、当該読出しアドレスと前記ラッチのアドレスとを比較し、両者が一致する場合には前記ラッチをクリアし、両者が一致しない場合には前記ラッチのアドレスを保持するラッチ制御部とを備えたことを特徴とするキャッシュメモリのデータ無効化装置。