特許

J-GLOBAL ID：200903083807847552

不揮発性半導体記憶装置およびその製造方法

発明者： 辻 直樹
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-215360
公開番号（公開出願番号）：特開2003-031702
出願日： 2001年07月16日
公開日（公表日）： 2003年01月31日
要約：

【要約】【課題】 フローティングゲート電極の最大膜厚さ部分を大きくすることなく、フローティングゲート電極とコントロールゲート電極とのオーバーラップ面積を十分確保することを可能とする、不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】 フローティングゲート電極を、第1、第2および第3フローティングゲート電極3,7,9の3層構造とし、また、第1フローティングゲート電極3を取囲む第1層間絶縁膜に段差部を設けることにより、第2フローティングゲート電極7の底面の位置が、第1フローティングゲート電極3の上面の位置よりも高い位置となるように配置することが可能になる。その結果、従来の不揮発性半導体装置におけるフローティングゲート電極とコントロールゲート電極とのオーバラップ面積に比べ、第1層間絶縁膜に段差部を設けた分だけ、オーバラップ面積を増加させることが可能になる。また、フローティングゲート電極としての膜厚さが従来の構造のように厚くなることがない。

請求項（抜粋）：

半導体基板と、前記半導体基板の主表面に設けられるゲート絶縁膜と、前記ゲート絶縁膜の上に設けられる層間絶縁膜と、前記ゲート絶縁膜に接し、上面のみが露出するように前記層間絶縁膜に埋め込まれるように設けられる第1フローティングゲート電極と、前記層間絶縁膜上に設けられる第2フローティングゲート電極と、前記第1フローティングゲート電極と前記第2フローティングゲート電極とを電気的に接続するため、前記第1フローティングゲート電極、前記第2フローティングゲート電極、および前記層間絶縁膜を覆うように設けられる第3フローティングゲート電極と、前記第3フローティングゲート電極を覆うように設けられる絶縁膜と、前記絶縁膜を覆うように設けられるコントロールゲート電極とを備え、前記第2フローティングゲート電極の底面の位置が、前記第1フローティングゲート電極の上面の位置よりも高い位置に設けられる、不揮発性半導体記憶装置。

IPC (4件)：

H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L 27/10 434 ,  H01L 29/78 371

Fターム (20件)：

5F083EP05 ,  5F083EP06 ,  5F083EP27 ,  5F083EP55 ,  5F083EP56 ,  5F083EP79 ,  5F083JA04 ,  5F083JA33 ,  5F083JA35 ,  5F083JA36 ,  5F083NA01 ,  5F083NA08 ,  5F083PR39 ,  5F101BA01 ,  5F101BA17 ,  5F101BA29 ,  5F101BA36 ,  5F101BB02 ,  5F101BD07 ,  5F101BD34