特許

J-GLOBAL ID：200903083829407440

半導体装置及びその製造方法

発明者： 佐貫 朋也
出願人/特許権者： 株式会社東芝
代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願2000-392292
公開番号（公開出願番号）：特開2002-198518
出願日： 2000年12月25日
公開日（公表日）： 2002年07月12日
要約：

【要約】【課題】チップ面積の制限を受けることなく、任意にチャネル幅の選択を可能とし、高集積化を妨げることなく、高速化及び低消費電力化が可能となる半導体装置及びその製造方法を提供することを目的とする。【解決手段】本発明は、トランジスタの主電流が、埋め込みゲート電極115の深さ方向であるチャネル幅Wに分布するよう形成する。すなわち、主電流の流れる方向は半導体基板の表面と垂直方向、かつ分布の方向は半導体基板の表面と垂直方向である。このような構造とすることで、チップ面積の制限を受けることなく、任意にチャネル幅の選択が可能となり、この半導体装置を並列接続することによって高集積化を妨げることなく、演算回路の高速化及び低消費電力化が可能となる半導体装置及びその製造方法を提供することが可能となる。

請求項（抜粋）：

基板またはウェル上に設けられた素子形成領域と、前記素子形成領域に離間して設けられ、前記基板または前記ウェルと反対のキャリア種の不純物が導入された第1及び第2の主電極拡散領域と、前記第1の主電極拡散領域に少なくとも一部が掛かるように設けられた第1の主電極と、前記第2の主電極拡散領域に少なくとも一部が掛かるように設けられた第2の主電極と、前記素子形成領域中の前記第1及び第2の主電極拡散領域間に少なくとも一部が掛かるように設けられた埋め込みゲート電極とを備えたことを特徴とする半導体装置。

IPC (6件)：

H01L 29/78 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 29/417

FI (8件)：

H01L 29/78 301 V ,  H01L 27/08 102 B ,  H01L 27/08 102 D ,  H01L 27/08 321 C ,  H01L 27/08 321 F ,  H01L 29/50 U ,  H01L 29/78 301 H ,  H01L 29/78 301 X

Fターム (43件)：

4M104BB01 ,  4M104BB04 ,  4M104BB13 ,  4M104BB14 ,  4M104BB24 ,  4M104CC01 ,  4M104CC05 ,  4M104FF18 ,  4M104FF27 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  5F040DA01 ,  5F040DA02 ,  5F040DA12 ,  5F040DA22 ,  5F040DB01 ,  5F040DB03 ,  5F040DC01 ,  5F040EA09 ,  5F040EC02 ,  5F040EC04 ,  5F040EC20 ,  5F040EC26 ,  5F040ED04 ,  5F040EE02 ,  5F040EE04 ,  5F040EH01 ,  5F040EH02 ,  5F040EH03 ,  5F040EH07 ,  5F040EJ03 ,  5F040EK01 ,  5F040EK05 ,  5F040FC10 ,  5F048AA01 ,  5F048AB03 ,  5F048AC01 ,  5F048BA01 ,  5F048BB19 ,  5F048BD05 ,  5F048BD06 ,  5F048BG14