特許

J-GLOBAL ID：200903083855297882

内部電源生成回路及び半導体装置

発明者： 斎藤 修一
出願人/特許権者： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社
代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平9-182501
公開番号（公開出願番号）：特開平11-032476
出願日： 1997年07月08日
公開日（公表日）： 1999年02月02日
要約：

【要約】【課題】第2の電源に供給する電流量を確保することのできる内部電源生成回路を提供すること。【解決手段】内部電源生成回路の第1のスイッチ素子3には第3の制御信号S3が入力され、該第3の制御信号S3に基づいて第1の容量素子C1に電荷を蓄積する場合には第1のトランジスタT1のゲートを第2の容量素子の第1端子に接続し、第2の電源Vppに昇圧電圧を供給する場合には第1のトランジスタT1のゲートを低電位電源Vssに接続する。第2のスイッチ素子4には第4の制御信号S4が入力され、該第4の制御信号S4に基づいて第2の容量素子C2に電荷を蓄積する場合には第2のトランジスタT2のゲートを第1の容量素子C1の第1端子に接続し、第2の電源Vppに昇圧電圧を供給する場合には第2のトランジスタT2のゲートを低電位電源Vssに接続する。

請求項（抜粋）：

第1,第2の容量素子と、マイナス側端子が前記第1,第2の容量素子の第1端子にそれぞれ接続され、プラス側端子が第1の電源に接続された第1,第2の整流素子と、ソースが前記第1,第2の容量素子の第1端子にそれぞれ接続され、ドレインが第2の電源に接続された第1,第2のトランジスタと、第1,第2の制御信号がそれぞれ入力され、出力端子がそれぞれ前記第1,第2の容量素子の第2端子に接続された第1,第2のドライブ回路とを備え、前記第1のトランジスタのゲートを前記第2の容量素子の第1端子に接続するとともに前記第2のトランジスタのゲートを前記第1の容量素子の第1端子に接続し、前記第1,第2の制御信号に基づいて、前記第1,第2の容量素子の第1端子に前記第1,第2の整流素子を介して第1の電源から電荷を供給するとともに、前記第2,第1の容量素子の第1端子を昇圧して前記第2,第1のトランジスタを介して第2の電源として出力する内部電源生成回路において、前記第1のトランジスタのゲートと第2の容量素子の第1端子との間に接続されるとともに前記第1の電源よりも低い電位の低電位電源に接続され、第3の制御信号が入力され、該第3の制御信号に基づいて前記第1の容量素子に電荷を蓄積する場合には前記第1のトランジスタのゲートを前記第2の容量素子の第1端子に接続し、前記第1の容量素子の第1端子を昇圧して前記第2の電源に昇圧電圧を供給する場合には前記第1のトランジスタのゲートを低電位電源に接続する第1のスイッチ素子と、前記第2のトランジスタのゲートと第1の容量素子の第1端子との間に接続されるとともに前記第1の電源よりも低い電位の低電位電源に接続され、第4の制御信号が入力され、該第4の制御信号に基づいて前記第2の容量素子に電荷を蓄積する場合には前記第2のトランジスタのゲートを前記第1の容量素子の第1端子に接続し、前記第2の容量素子の第1端子を昇圧して前記第2の電源に昇圧電圧を供給する場合には前記第2のトランジスタのゲートを低電位電源に接続する第2のスイッチ素子とを備えた内部電源生成回路。

IPC (3件)：

H02M 3/07 ,  G11C 5/14 ,  G11C 11/407

FI (3件)：

H02M 3/07 ,  G11C 5/14 ,  G11C 11/34 354 F

引用特許：

審査官引用 (1件)

• 半導体素子の高電圧発生回路
  公報種別：公開公報   出願番号：特願平3-205798   出願人：ヒュンダイエレクトロニクスインダストリーズカムパニーリミテッド