特許
J-GLOBAL ID：200903083927913427
安定器回路用MOSゲート駆動装置
発明者：
出願人/特許権者：
代理人 (1件)：
青山 葆 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-044438
公開番号（公開出願番号）：特開平8-037092
出願日： 1995年03月03日
公開日（公表日）： 1996年02月06日
要約：
【要約】【目的】 本発明は放電管の安定回路のハイサイド及びローサイドのパワーMOSFETの駆動用モノリシックMOSゲート駆動チップに関するものである。【構成】 本チップは、ランプ安定器の共鳴する固有振動数の方形波を発生するタイマー回路、及びハイサイド及びローサイドのパワーMOSFETの同時導通を防ぐためのデッドタイム回路を含み、チップは軽いピン型DIPパッケージに装填できる。
請求項（抜粋）：
シリコン基板上に作製された、第1及び第2のD-C端子と第1及び第2のMOSゲートパワー半導体装置の間のノードにおける共通端子とを有するハーフブリッジ回路で接続されている第1及び第2のMOSゲートパワーデバイスの駆動用集積回路であって、該集積回路が、基板電位に比べて低い論理信号と接続可能な出力制御用端子CTを有するタイマー回路手段と、該タイマー回路手段に接続され、第1及び第2のMOSデバイスのオン、オフ用周波数の制御を行い、かつ上記出力制御端子に適用される所定の信号に応じて切替わる出力を有するラッチ回路手段と、各々が上記ラッチ回路手段に接続され、該ラッチ回路の出力の切替に続いて、ある遅延時間でラッチ回路の出力を遅らせて伝達するためのハイサイドのデッドタイムディレイ回路とローサイドのデッドタイムディレイ回路手段と、ハイサイドのレベルシフト手段、ハイサイドの駆動回路手段及び、ローサイドの駆動回路手段を含み、上記ハイサイド駆動回路手段及びローサイド駆動回路手段が、上記ハイサイドのデッドタイムディレイ回路とローサイドのデッドタイムディレイ回路手段にそれぞれ接続され、該入力制御端子CTの制御信号に従って、該第1及び第2のMOSゲートパワーデバイスをオン、オフするための信号をそれぞれ出力するためのハイサイド及びローサイドの出力ピンを有し、上記デッドタイム遅延回路が該第1及び第2のMOSゲートパワーデバイスの同時導通を防止するようになっていることを特徴とする集積回路。
引用特許：
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