特許

J-GLOBAL ID：200903083933286698

不揮発性半導体記憶装置

発明者： 姫野 敏彦 ,  大塚 伸朗
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-212698
公開番号（公開出願番号）：特開平7-065589
出願日： 1993年08月27日
公開日（公表日）： 1995年03月10日
要約：

【要約】【目的】定電流源回路によりセル電流を一定値確保できる範囲でビット線電位を設定する基準バイアス電圧を調節し、読み出し速度は劣化させない。電圧制限回路によって基準バイアス電圧の上限をリミットし、ソフトライトを回避する。【構成】不揮発性のメモリセルMC1 のドレインはビット線BLにつながり、トランジスタTN1 につながる。TN1 のゲートにはビット線の電圧を制御する基準バイアス電圧Vbが印加される。Vbの制御線LNとVDDの間にはデプレッション型MOSトランジスタTD1 でなる定電流源回路が設けられる。制御線LNにはトランジスタTN2 のドレインとゲートが共通に接続される。TN2 のソースと接地間には、制御用のセルトランジスタCC1 のドレイン,ソース間が接続される。CC1 はメモリセルMC1 とばらつきが同じである。制御線LNにはトランジスタTN2 のゲート及びドレインが所定電位以上にならないように電圧制限回路VLC が設けられる。

請求項（抜粋）：

電荷蓄積層を有し、その電荷蓄積状態によってしきい値に変動をきたし、そのしきい値に応じたデータを記憶する不揮発性のメモリセルトランジスタと、前記メモリセルトランジスタのドレインにつながるビット線と、前記メモリセルトランジスタのゲートにつながるワード線と、ドレインが抵抗素子を介して第1電源に接続され、ソースが前記ビット線に接続された第1のMOSトランジスタと、前記第1のMOSトランジスタのゲートにつながる制御線と第1電源の間に設けられた定電流源回路と、前記制御線にドレインとゲートが接続され前記第1のMOSトランジスタと特性が同様の第2のMOSトランジスタと、前記第2のMOSトランジスタのソースと第2電源間にドレイン,ソース間が接続されゲートにメモリセルデータの読み出し時における選択されたワード線の電圧と同じ電圧が供給される前記メモリセルトランジスタと同一形状の制御用セルトランジスタと、前記第2のMOSトランジスタにおけるゲート及びドレインが所定電位以上にならないようにするための電圧制限回路とを具備し、前記制御線を介して前記第1のMOSトランジスタのゲートに基準バイアス電圧が印加され前記ビット線の電圧を制御することを特徴とする不揮発性半導体記憶装置。

IPC (4件)：

G11C 16/06 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

G11C 17/00 520 C ,  H01L 29/78 371