特許
J-GLOBAL ID：200903083986493016
薄膜磁性体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-085233
公開番号（公開出願番号）：特開2002-288979
出願日： 2001年03月23日
公開日（公表日）： 2002年10月04日
要約：
【要約】【課題】 並列に複数ビットのデータ書込を実行する薄膜磁性体記憶装置において、データ書込電流の低減を図る。【解決手段】 メモリアレイ10は、各々が複数のビット線対を有する複数のメモリブロックBLK1〜BLKJに分割される。データ書込対象に選択されたメモリブロックにおいて、選択ゲート102および104がオンして、ノードN1およびNsを、電源電圧Vccおよび接地電圧Vssとそれぞれ結合する。データ書込時において、同一ビット線対BLPを構成するビット線BLおよび/BLは、ビット線結合トランジスタ62によって、電気的に結合される。ビット線電流切換部110は、複数のビット線対にそれぞれ形成される往復電流パスの方向が、複数ビットの入力データのデータレベルのそれぞれに対応するように、ノードN1とノードNsとの間に複数のビット線対を直列に接続する。
請求項（抜粋）：
並列に複数ビットの入力データを書込可能な薄膜磁性体記憶装置であって、行列状に配置された複数の磁性体メモリセルを含むメモリアレイを備え、前記複数の磁性体メモリセルの各々は、第1および第2のデータ書込電流によってそれぞれ印加される第1および第2のデータ書込磁界の方向の組合せに応じて書込まれるデータレベルに応じて抵抗値が変化する記憶部を有し、前記メモリアレイは、データ書込時において、いずれか1つがデータ書込対象に選択される複数のメモリブロックに分割され、前記複数のメモリブロックの各々は、前記複数の磁性体メモリセルの列に対応してそれぞれ配置され、各々が前記第1のデータ書込電流を流すためのk本(k:2以上の整数)の第1ビット線と、前記複数のメモリブロックのうちの対応する1つが選択された場合において、第1および第2のノードを第1および第2の電圧とそれぞれ結合するためのブロック選択ゲートと、前記データ書込時において、前記k本の第1ビット線をそれぞれ流れる前記第1のデータ書込電流の方向がkビットの前記入力データのデータレベルにそれぞれ対応するように、前記第1のノードと前記第2のノードとの間に前記k本の第1ビット線を直列に接続するための第1のビット線電流切換部とを含み、前記磁性体メモリセルの行に対応してそれぞれ設けられ、各々が、前記データ書込時において行選択結果に応じて選択的に活性化されて、前記第2のデータ書込電流を流すための複数の書込ワード線をさらに備える、薄膜磁性体記憶装置。
IPC (3件)：
G11C 11/14
, H01L 27/105
, H01L 43/08
G11C 11/14 Z
, G11C 11/14 A
, H01L 43/08 Z
, H01L 27/10 447
5F083FZ10
, 5F083GA05
, 5F083GA11
, 5F083KA01
, 5F083KA06
, 5F083LA10
, 5F083LA14
, 5F083LA16
, 5F083ZA12
