特許
J-GLOBAL ID：200903083988674450
メモリシステム
発明者：
出願人/特許権者：
代理人 (1件)：
杉浦 正知
公報種別：公開公報
出願番号（国際出願番号）：特願平4-185820
公開番号（公開出願番号）：特開平6-004400
出願日： 1992年06月19日
公開日（公表日）： 1994年01月14日
要約：
【要約】【目的】入力データ系列を並列化し、入力データ系列と異なる順序の出力データ系列を形成する時に、その順序に関しての自由度を増加させる。【構成】メモリM11およびM12が書込み動作時に、メモリM21およびM22が読出し動作を行う。入力データ系列INは、2並列化されてメモリM11およびM12に書込まれる。この二つのデータ系列は、レジスタQ7およびQ9を介してメモリに供給される。レジスタQ7には、レジスタQ3、Q5の出力が供給され、レジスタQ9には、レジスタQ2、Q4の出力が供給される。これらのレジスタQ2、Q3、Q4、Q5に対して、所望の出力イネーブルを供給することで、並列化データの組合せの自由度が増し、その結果、出力データ系列の順序の自由度が増大する。
請求項（抜粋）：
入力データ時系列をこれと異なる順序の出力データ時系列に変換するためのメモリシステムであって、それぞれがN個のメモリからなり、書込み動作と読出し動作とを交互に行う第1および第2のメモリグループと、複数のゲート回路からなり、上記第1および第2のメモリグループの中で、書込み動作を行うグループに対してN並列化されたデータを入力するための入力ゲート手段と、複数のゲート回路からなり、上記第1および第2のメモリグループの中で、読出し動作を行うグループからのデータを選択的に出力し、上記出力データ時系列を形成するための出力ゲート手段と、上記入力ゲート手段の前に設けられ、上記入力ゲート手段の上記複数のゲート回路に対して上記入力データ時系列を指定された関係で与えるための選択手段と、上記第1および第2のメモリグループに対するアドレスおよび書込み/読出し制御信号と、上記入力ゲート手段に対する制御信号と、上記出力ゲート手段に対する制御信号と、上記選択手段に対する制御信号とを生成する手段とからなるメモリシステム。
IPC (2件)：
G06F 12/06 530
, G06F 15/64 450
