特許
J-GLOBAL ID：200903084006097868
メモリインターフェイス回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
山本 秀策
公報種別：公開公報
出願番号（国際出願番号）：特願平7-069988
公開番号（公開出願番号）：特開平8-263015
出願日： 1995年03月28日
公開日（公表日）： 1996年10月11日
要約：
【要約】 (修正有)【目的】 シングルスキャンに対応する入力データ信号を、デュアルスキャンに変換することにより、従来のインターフェイスとの互換を保ちつつ液晶の駆動マージンを確保し、しかも、表示データを格納するために必要なメモリ容量を、AA法や分散型MLS法で必要となるメモリ容量の半分にして、非分散型MLS法でのメモリ容量低減のメリットを生かす。【構成】 メモリインターフェイス回路100において、液晶パネル9の1表示画面分の入力データ信号を格納可能なメモリ容量を有するメモリ1と、該1表示画面分に対応する入力データ信号がシングルスキャンにより該メモリ1に書き込まれ、デュアルスキャンにより該1表示画面の上画面部分9a及び下画面部分9bに対応して読み出されるよう制御する制御回路2とを備え、該下画面部分9bの読出しタイミングが、上画面部分9aの読出しタイミングに対して、書き込み信号の1フレーム期間のおよそ1/2の期間だけ遅れる。
請求項（抜粋）：
複数の走査電極と複数のデータ電極とが互いに直交するよう配置され、両電極の交差部に対応して画素がマトリクス状に配列された単純マトリクス型の表示装置への入力データ信号のアクセス順序を変換するインターフェイス回路であって、該表示装置の1表示画面分の入力データ信号を格納可能なメモリ容量を有する記憶装置と、該1表示画面分の該各画素に対応する入力データ信号がシングルスキャンにより該記憶装置に書き込まれ、該記憶装置に書き込まれた入力データ信号がデュアルスキャンにより該1表示画面の上画面部分及び下画面部分に対応して読み出されるよう該記憶装置を制御する制御回路とを備え、該制御回路は、該下画面部分に対応する入力データ信号の読出しタイミングが、該上画面部分に対応する入力データ信号の読出しタイミングに対して、該上画面部分の書き込みに対する該下画面部分の書き込みの時間遅れに相当する期間だけ遅れるよう該記憶装置を制御する構成となっているメモリインターフェイス回路。
IPC (4件)：
G09G 3/36
, G02F 1/133 550
, G11C 7/00 311
, G11C 7/00 321
G09G 3/36
, G02F 1/133 550
, G11C 7/00 311 F
, G11C 7/00 321
