特許

J-GLOBAL ID：200903084031475141

浅いトレンチのEEPROMを有するシャドウRAMセル

発明者： アルバート・スティーヴン・ベルゲンダール ,  クロード・ルイ・ベルタン ,  ジョン・エドワード・クローニン ,  ハワード・レオ・カルター ,  ドナルド・マカルパイン・ケニー ,  チュン・ホン・ラム ,  シン・サン・リー
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 頓宮 孝一 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-031890
公開番号（公開出願番号）：特開平6-013583
出願日： 1993年02月22日
公開日（公表日）： 1994年01月21日
要約：

【要約】【目的】 本発明の目的は、DRAM及びEEPROMデバイスを備える、半導体基板上に形成されたシャドウRAMメモリ・アレイおよびその製造方法を提供することである。【構成】 各DRAMデバイスが、不揮発性EEPROMセルと対になり、このEEPROMセルは、DRAMとEEPROMの各対が共通のドレイン拡散領域を共有するように、DRAMデバイス間を走る半導体基板内の浅トレンチ内に配設される。このEEPROMセルは、横に配置された不連続なフローティング・ゲート・ポリシリコン電極と、水平に配置された連続するプログラム・ゲートおよびリコール・ゲートのポリシリコン電極が存在するように、トレンチ内に配列される。【効果】 消去サイクル不用なフラッシュ記憶及びリコール可能な高密度のシャドウRAMが提供される。

請求項（抜粋）：

各DRAMセルが、ゲート電極と第1および第2の拡散領域とを有するFETと、第1および第2の記憶電極を有する記憶コンデンサとを有し、前記記憶電極が、前記FETの前記第1拡散領域に結合されている、複数のDRAMセルと、各EEPROMセルが、前記複数のDRAMセルのうち当該のセルの間を走る、半導体基板内のトレンチ内に配設されたフローティング・ゲートを有し、各EEPROMセルが、前記DRAMセルのうち当該のセルの前記FETのうち当該のFETの前記第1拡散領域に接続された第1の被制御電極を有し、その結果、前記記憶コンデンサによって記憶された論理状態が、前記基板の前記フローティング・ゲートに隣接する部分内の電荷領域を変調して、前記フローティング・ゲートに記憶される電荷を制御するようになっている、前記複数のEEPROMセルとを備える、半導体基板上に形成された半導体デバイス・メモリ・アレイ。

IPC (4件)：

H01L 27/115 ,  H01L 27/108 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 434 ,  H01L 27/10 325 Z ,  H01L 29/78 371

引用特許：

審査官引用 (2件)

• 特開昭58-142565
  
• 特開平2-007289