特許

J-GLOBAL ID：200903084057141799

半導体記憶装置

発明者： 河原 尊之 ,  長田 健一 ,  三木 浩史
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (2件)： 小川 勝男 ,  田中 恭助
公報種別：公開公報
出願番号（国際出願番号）：特願2004-118709
公開番号（公開出願番号）：特開2005-303111
出願日： 2004年04月14日
公開日（公表日）： 2005年10月27日
要約：

【課題】 4トランジスタSRAMは、面積は小さいものの、リーク電流が大きく各種トランジスタの混載には適用が困難であった。【解決手段】 4トランジスタSRAMを構成するMOSトランジスタの内、一部のトランジスタのゲート絶縁膜を高誘電体膜とし、そのV-I特性に履歴を有するごとくに構成する。高誘電体膜自身の情報保持能力により、リーク電流を低減できる。【選択図】 図1

請求項（抜粋）：

第1の導電型のチャネルを有する、第1及び第2の絶縁ゲート型電界効果型トランジスタが、互いのドレイン端子が相手のゲート端子に接続され、互いのソース端子が共通に接続されて配されたクロスカップルと、当該クロスカップルの2つの出力端の各々に、第2の導電型のチャネルを有する、第3及び第4の絶縁ゲート型電界効果型トランジスタの一方の端子が各々接続されたメモリセルを有し、 前記第1及び第2の絶縁ゲート型電界効果型トランジスタのゲート絶縁膜が、当該絶縁ゲート型電界効果型トランジスタの電圧-電流特性がヒステリシス特性を有する誘電体膜で構成されていることを特徴とする半導体記憶装置。

IPC (6件)：

H01L21/8244 ,  G11C11/41 ,  G11C11/412 ,  H01L21/8238 ,  H01L27/092 ,  H01L27/11

FI (6件)：

H01L27/10 381 ,  G11C11/40 301 ,  G11C11/34 A ,  H01L27/08 321D ,  H01L27/08 321K ,  H01L27/08 321C

Fターム (33件)：

5B015JJ07 ,  5B015KA13 ,  5B015QQ17 ,  5F048AA01 ,  5F048AB01 ,  5F048AB03 ,  5F048AC03 ,  5F048AC04 ,  5F048BA01 ,  5F048BA16 ,  5F048BB00 ,  5F048BB11 ,  5F048BC00 ,  5F048BC16 ,  5F048BD07 ,  5F048BE03 ,  5F048BE04 ,  5F048BF16 ,  5F048BG13 ,  5F048DA23 ,  5F083BS02 ,  5F083BS24 ,  5F083BS38 ,  5F083GA06 ,  5F083GA09 ,  5F083JA02 ,  5F083JA05 ,  5F083JA06 ,  5F083JA19 ,  5F083ZA07 ,  5F083ZA08 ,  5F083ZA13 ,  5F083ZA14